半导体器件的形成方法
【技术领域】
[0001] 本发明涉及半导体领域，尤其涉及一种半导体器件的形成方法。
【背景技术】
[0002] 在半导体技术中，提高半导体器件的性能是一个重要课题。MOS晶体管通过在栅极 施加电压，调节通过沟道区域的电流来产生开关信号。随着半导体器件关键尺寸以及栅极 氧化层不断的缩小，导致载流子的迀移率大大降低，从而引起器件开态电流的降低并导致 器件性能的退化。对于45纳米及以下节点的半导体工艺来说，基于硅材料的关键尺寸的简 单缩小，已经无法满足对器件性能的要求。
[0003] 研究发现，锗材料中的电子迀移率是硅材料中的两倍，空穴迀移率是硅材料中的 4倍。因此，锗硅（SiGe)工艺被提出，该工艺可以通过提高载流子迀移率来提高器件的性 能，成为了 45纳米及以下技术节点中重要和核心的工艺技术。其中，嵌入式锗硅源漏技术 (Embedding SiGe)被用来在沟道中产生单轴应力来提高PMOS晶体管的空穴迀移率，从而 提尚它的电流驱动能力。
[0004] 现有技术的嵌入式锗硅源漏技术中，通过在PMOS晶体管源漏区域的硅衬底上刻 蚀凹槽，选择性地外延生长锗硅层，因为锗硅晶格常数与硅不匹配，在垂直沟道的方向上硅 晶格受到拉伸产生张应力，沿沟道方向硅晶格受到压缩产生压应力，可以提高PMOS晶体管 的电流驱动能力。
[0005] 但是，现有技术的嵌入式锗硅源漏技术对半导体器件的性能提升有限。
【发明内容】
[0006] 本发明解决的问题是，现有技术的嵌入式锗硅源漏技术对半导体器件的性能提升 有限。
[0007] 为解决上述问题，本发明提出了一种半导体器件的形成方法。所述半导体器件的 形成方法包括：提供半导体衬底，所述半导体衬底上具有栅极结构；刻蚀所述栅极结构两 侧的半导体衬底，形成第一凹槽；氧化所述第一凹槽暴露出的半导体衬底表面，形成氧化 层；去除所述氧化层，形成第二凹槽，所述第二凹槽的体积大于所述第一凹槽的体积。
[0008] 可选地，所述第二凹槽的边缘比所述第一凹槽的边缘更靠近所述半导体器件的栅 极结构下的沟道区域。
[0009] 可选地，氧化所述第一凹槽暴露出的半导体衬底表面采用氧气快速热处理，其中， 氧气的流量为5sccm~50sccm，氧化温度为700°C~1000°C。
[0010] 可选地，氧化所述第一凹槽暴露出的半导体衬底采用HCUH2OjP H2O的混合溶液， 其中，HCl、氏02和H20的体积比为1:1:6~1:2:8,溶液温度为50°C~150°C。
[0011] 可选地，所述氧化层的厚度为丨OA~50/\。
[0012] 可选地，去除所述氧化层采用包括即3和NH 3的气体。
[0013] 可选地，所述半导体器件的形成方法还包括：在刻蚀所述栅极结构两侧半导体衬 底前，形成覆盖所述栅极结构的保护层。
[0014] 可选地，所述半导体器件的形成方法还包括：在所述第二凹槽内形成锗硅层。
[0015] 可选地，所述半导体器件的形成方法还包括：在所述第二凹槽内形成锗硅层之前， 采用氢气烘烤所述第二凹槽表面。
[0016] 可选地，所述第一凹槽和/或第二凹槽为U型或者Σ型。
[0017] 与现有技术相比，本发明的技术方案具有以下优点：
[0018] 本发明实施例的半导体器件的形成方法中，在刻蚀栅极结构两侧的半导体衬底、 形成第一凹槽之后，氧化所述第一凹槽暴露出的半导体衬底表面，形成氧化层；接着去除所 述氧化层，形成第二凹槽，所述第二凹槽的体积大于所述第一凹槽的体积。后续在所述第二 凹槽内填充锗硅材料，由于所述第二凹槽的体积大于第一凹槽的体积，锗硅材料的体积变 大，锗硅材料的边缘可以更靠近半导体器件栅极结构下的沟道区域，可以在半导体器件的 沟道区域引入更大的应力，显著提升半导体器件的性能。此外，上述的氧化去除工艺还可以 去除第一凹槽的刻蚀工艺在半导体衬底表面残留的杂质和对半导体衬底表面的损伤，所形 成的第二凹槽的表面更清洁，有利于提升后续形成的锗硅材料的质量。
【附图说明】
[0019] 图1-图5是本发明实施例的PMOS晶体管的形成过程中的中间结构示意图。
【具体实施方式】
[0020] 由【背景技术】可知，现有技术的嵌入式锗硅源漏技术对半导体器件的性能提升有 限。
[0021] 本发明的发明人研究了现有技术的具有嵌入式锗硅源漏的PMOS晶体管的形成方 法，发现现有技术中，在形成PMOS晶体管的栅极结构后，会刻蚀栅极结构两侧的半导体衬 底，形成凹槽；再在所述凹槽内外延生长锗硅材料，通过锗硅晶格常数与硅不匹配，在沿沟 道方向对沟道区域的娃晶格施加压应力，提尚PMOS晶体管的性能。但是，现有技术中，在 PMOS晶体管栅极结构两侧的半导体衬底中所形成的凹槽体积有限，填充进所述凹槽的锗硅 材料也有限，锗硅材料离沟道的距离较远，对其产生的应力影响有限，对PMOS晶体管的性 能提升也有限。
[0022] 基于以上研究，本发明的发明人提出了一种半导体器件的形成方法，其中，在刻蚀 栅极结构两侧的半导体衬底形成第一凹槽之后，进一步地，氧化所述第一凹槽暴露出的半 导体衬底，形成氧化层，再去除所述氧化层，形成第二凹槽，所述第二凹槽的体积大于第一 凹槽的体积。后续在所述第二凹槽中填充嵌入式源漏材料时，由于第二凹槽的体积更大，填 充入第二凹槽的嵌入式源漏材料更多，更靠近半导体器件的沟道区域，能够在半导体器件 栅极结构下的沟道区域引入更高的应力，对半导体器件性能的提升明显。
[0023] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的具体实施例做详细的说明。
[0024] 需要说明的是，提供这些附图的目的是有助于理解本发明的实施例，而不应解释 为对本发明的不当的限制。为了更清楚起见，图中所示尺寸并未按比例绘制，可能会做放 大、缩小或其他改变。
[0025] 下面以形成具有嵌入式锗硅源漏的PMOS晶体管为例，来说明本发明的半导体器 件的形成方法。需要说明的是，本发明适用于形成其他任何需要在栅极结构两侧形成凹槽 以填充嵌入式源漏材料的半导体器件。
[0026] 参考图1，提供半导体衬底100,所述半导体衬底100上具有栅极结构120。
[0027] 本实施例中，所述半导体衬底100为硅。在其他实施例中，所述半导体衬底100还 可以为绝缘体上娃（SOI :Silicon On Insulator)或者其他半导体材料。
[0028] 所述半导体衬底100上具有栅极结构120。所述栅极结构120包括依次形成于所述 半导体衬底100上的栅介质层121、栅电极层122、硬掩膜层123、和位于所述栅介质层121、 栅电极层122和硬掩膜层123侧壁表面的侧墙124。在一些实施例中，所述栅介质层121为 氧化硅，栅电极层122为多晶硅，硬掩膜层123为氮化硅，侧墙124为氮化硅、氧化硅或氮氧 化硅。在一些实施例中，所述栅介质层121为高介电常数（高K)材料，栅电极122为金属 材料，构成高K金属栅（HKMG)结构，有利于提高MOS晶体管的击穿电压，减小漏电流，提高 晶体管性能。在一些实施例中，所述栅电极层122为伪栅，后续形成源漏区域后，需要去除 伪栅，形成金属栅极。本发明对所述半导体衬底100上的栅极结构120的具体结构不作出 限定。
[0029] 本实施例中，所述半导体衬底100上还具有隔离结构110,所述隔离结构110可以 为浅沟槽隔离结构或者局部氧化硅（LOCOS)。所述隔离结构110用于隔离半导体衬底100中 的有源区域。本实施例中，被两个隔离结构110隔离起来形成的有源区域用于形成PMOS晶 体管，所述有源区域具有N型阱区。本实施例以在该有源区域中形成共用源漏的两个PMOS 晶体管为例来说明本发明的半导体器件的形成方法。
[0030] 接着，参考图2,刻蚀所述栅极结构120两侧的半导体衬底100,形成第一凹槽130。
[0031] 在一些实施例中，在刻蚀所述栅极结构120两侧的半导体衬底之前，还形成了覆 盖所述栅极结构120的保护层（未图示）。所述保护层的材料为氧化硅、氮化硅或者氧化硅 和氮化硅的堆叠结构，用于保护所述栅极结构120在刻蚀过程中免受损伤，以及防止污染。 进一步地，所述保护层还可以在后续的锗硅外延过程中，作为外延选择层，避免锗硅材料外 延形成在栅极结构120上造成电学互连。
[0032] 本实施例中，以所述栅极结构120的侧墙和栅电极层上的硬掩膜层为掩膜刻蚀去 除栅极结构120两侧的半导体衬底100,形成第一凹槽130。
[0033] 在一些实施例中，采用干法刻蚀形成所述凹槽130,所述凹槽130的形状为U型。 例如，采用反应离子刻蚀工艺形成所述凹槽130,刻蚀气体包括SF 6、CF4、或CHF3等。
[0034] 在一些实施例中，刻蚀后形成的凹槽130为Σ型，所述Σ型凹槽在凹槽的中部具 有指向晶体管沟道区域的凸出的尖端，后续在所述Σ型凹槽内形成锗硅材料时，锗硅材料 填充满整个凹槽