半导体结构及其形成方法
【技术领域】
[0001] 本发明涉及半导体制造领域，特别是涉及一种半导体结构及其形成方法。
【背景技术】
[0002] 随着集成电路制造技术的快速发展，半导体器件的技术节点在不断减小，器件的 尺寸也遵循摩尔定律不断缩小，由半导体器件接近物理极限所带来的各种工艺困难也相继 出现。在半导体器件的制造中，在半导体衬底上形成MOS晶体管之后，会在其上继续形成介 质层以覆盖MOS晶体管，并在MOS晶体管的栅极、源极和漏极上方的介质层中通过刻蚀等工 艺形成若干开口，暴露出所述栅极、源极和漏极，所述开口称为插塞通孔（Contact Hole)。 在后续的工艺中，在所述插塞通孔中填充例如钨等的金属，形成插塞，以实现MOS晶体管与 上层互连结构之间的电连接。
[0003] 随着半导体器件的尺寸不断减小，形成所述插塞通孔及插塞的制造工艺也越来越 具有挑战性。随着MOS晶体管栅极尺寸的缩小，相邻栅极的间隔距离也在不断缩小，因此需 要对应源极和漏极的插塞尺寸也相应的缩小，避免与栅极意外连接而造成器件失效。而插 塞通孔较大的高宽比为制造工艺带来了困难，在现有技术中，由于插塞通孔较大的高宽比 难以稳定控制形成所述插塞通孔的工艺，将造成插塞通孔形貌异常，导致后续形成的插塞 电阻值异常或者插塞失效，进一步地造成半导体器件性能不稳定甚至整体失效。
【发明内容】
[0004] 本发明解决的问题是提供一种半导体结构及其形成方法，改善插塞通孔和插塞的 形成工艺稳定性，进一步解决插塞电阻值异常甚至插塞失效的问题。
[0005] 为解决上述问题，本发明提供了一种半导体结构的形成方法，包括：提供半导体衬 底，所述半导体衬底表面形成有若干金属栅极，所述金属栅极侧壁及未被金属栅极覆盖的 半导体衬底表面形成有第一介质层，所述第一介质层表面形成有第三介质层，所述第三介 质层与金属栅极和第一介质层顶面齐平；形成覆盖所述金属栅极、第一介质层和第三介质 层顶面的第二介质层；形成贯穿第二介质层和第三介质层的第一插塞通孔，所述第一插塞 通孔位于相邻金属栅极之间，暴露出第一介质层部分表面；对所述第一插塞通孔进行湿法 刻蚀处理，形成第二插塞通孔，所述第二插塞通孔底部尺寸大于第一插塞通孔底部尺寸；在 形成第二插塞通孔之后，刻蚀暴露出的部分第一介质层，直至暴露出半导体衬底部分表面， 形成第三插塞通孔。
[0006] 可选的，形成所述金属栅极、第一介质层和第三介质层的步骤，包括：提供半导体 衬底，所述半导体衬底表面形成有伪栅极，所述伪栅极顶面、侧面和未被伪栅极覆盖的半导 体衬底表面形成有第一介质层薄膜，所述第一介质层薄膜表面形成有第三介质层薄膜；对 所述第三介质层薄膜及第一介质层薄膜进行化学机械抛光，直至暴露出伪栅极顶面；去除 所述伪栅极层直至暴露出金属层表面，形成沟槽；形成填充满所述沟槽的栅极层。
[0007] 可选的，所述第三介质层薄膜为氧化硅，形成氧化硅的第三介质层薄膜的工艺为 化学气相沉积，采用硅源气体和氧源气体的混合气体，所述硅源气体为SiH4或者正硅酸乙 酯，所述氧源气体为〇2、O3或者H 20,混合气体的压强为0.1 mtorr~lOOmtorr，混合气体的 激发功率为400W~700W，工艺温度为450°C~700°C。
[0008] 可选的，所述去除伪栅极层的工艺为干法刻蚀或者湿法刻蚀。
[0009] 可选的，所述去除伪栅极层的干法刻蚀，刻蚀气体包含HBr、Cl2、SF 6、NF3、02、 Ar、He、CH2F2和CHF3中一种或几种，刻蚀气体的流量为50sccm~500sccm，气体压力为 2mtorr~20mtorr，电场偏压为50V~450V，功率为200W~600W，温度为30°C~60°C。
[0010] 可选的，所述去除伪栅极层的湿法刻蚀工艺，采用四甲基氢氧化铵的水溶液，四甲 基氢氧化铵的质量百分比浓度范围为1 %~10%，溶液温度为10°c~50°C，刻蚀时间为30 秒~150秒。
[0011] 可选的，所述第二介质层为厚度600A~900A的氧化硅。
[0012] 可选的，形成所述第二介质层的工艺为化学气相沉积，采用硅源气体和氧源气体 的混合气体，所述硅源气体为SiH 4S者正硅酸乙酯，所述氧源气体为0 2、O3或者H 20,混合 气体的压强为0.1 mtorr~IOOmtorr，混合气体的激发功率为700W~2000W，工艺温度为 700 cC ~1500。。。
[0013] 可选的，所述第一插塞通孔剖面的顶部尺寸大于底部尺寸，底部尺寸为顶部尺寸 的 50%~80%。
[0014] 可选的，形成所述第一插塞通孔的步骤，包括：在第二介质层表面形成图形化的掩 模层；以所述掩模层为掩模，刻蚀所述第二介质层和第三介质层，直至暴露出第一介质层部 分表面，形成第一插塞通孔；去除所述掩模层。
[0015] 可选的，所述刻蚀第二介质层和第三介质层的工艺为干法刻蚀，刻蚀气体包 含CF4、C 3FS、C4FS、CHF3、NF 3、SiF4、Ar、He、O2或者Ν2ψ的一种或几种，刻蚀气体的流量 为50sccm~500sccm，气体压力为2mtorr~20mtorr，电场偏压为150V~800V，功率为 100W ~800W，温度为 40°C ~80°C。
[0016] 可选的，对所述第一插塞通孔进行湿法刻蚀处理采用氢氟酸的水溶液，其中氢氟 酸的质量浓度百分比为〇. 05%~0. 5%，溶液的温度为20°C~40°C，所述湿法刻蚀处理的 工艺时间为1分钟~5分钟。
[0017] 可选的，所述第二插塞通孔剖面的顶部尺寸大于底部尺寸，底部尺寸为顶部尺寸 的 80%~90%。
[0018] 可选的，所述刻蚀暴露出的部分第一介质层的工艺为干法刻蚀，刻蚀气体包括 CF4、CH3F、CH2F2、CHF3、CH 4、02、N2、NF3、Ar和He中一种或几种，刻蚀气体的流量为5sccm~ 300sccm，气体压力为2mtorr~15mtorr，电场偏压为50V~400V，功率为200W~500W，温 度为30°C~60°C。
[0019] 可选的，所述第三插塞通孔剖面的顶部尺寸大于底部尺寸，底部尺寸为顶部尺寸 的 72%~90%。
[0020] 可选的，所述半导体衬底为硅衬底、锗衬底或绝缘体上硅衬底。
[0021] 可选的，所述金属栅极包括位于半导体衬底表面的栅介质层、位于栅介质层表面 的金属层和位于金属层表面的栅极层，所述栅介质层包括位于半导体衬底表面的第一栅介 质层和位于所述第一栅介质层表面的第二栅介质层。
[0022] 可选的，所述第一栅介质层为厚度2人~I OA的SiO2或者SiON，所述第二栅介质层 为厚度5A~30A的Hf02、Hf〇N、ZrO 2或者ZrON，所述金属层为厚度IOA~20A的Ti、TiN、 TaN、Ta、TaC或者TaSiN，所述栅极层为厚度5〇QA~7001的铝。
[0023] 可选的，所述第一介质层为厚度50A~200A的氮化硅、氮氧化硅或者碳氧化硅。
[0024] 本发明还提供一种采用上述任一方法形成的半导体结构，包括：半导体衬底，位于 所述半导体衬底表面的若干金属栅极；位于所述金属栅极侧壁及未被金属栅极覆盖的半导 体衬底表面的第一介质层，位于所述第一介质层表面的第三介质层，所述第三介质层与金 属栅极和第一介质层层顶面齐平；覆盖所述金属栅极、第一介质层和第三介质层顶面的第 二介质层；贯穿所述第二介质层、第三介质层和第一介质层的第三插塞通孔，所述第三插塞 通孔位于相邻金属栅极之间，且暴露出半导体衬底部分表面。
[0025] 与现有技术相比，本发明的技术方案具有以下优点：
[0026] 本发明提供一种半导体结构形成方法实施例，通过先形成位于第一介质层表面且 与金属栅极和第一介质层顶面齐平的第三介质层，再形成覆盖金属栅极、第一介质层和第 三介质层顶面的第二介质层，随后形成贯穿第二介质层和第三介质层的第一插塞通孔，通 过湿法刻蚀处理扩大第一插塞通孔底部尺寸，形成第二插塞通孔，第二插塞通孔较大的底 部尺寸有利于后续刻蚀第一介质层形成第三插塞通孔过程中反应副产物的排出，避免所述 副产物覆盖第一介质层从而阻碍第一介质层的刻蚀，即避免了第一介质层的刻蚀剩余现 象。
[0027] 进一步地，第三介质层在氢氟酸水溶液条件下的湿法刻蚀速率高于第二介质层， 通过氢氟酸水溶液的湿法刻蚀处理可以扩大第一插塞通孔剖面底部尺寸，形成第二插塞通 孔。与第一插塞通孔底部尺寸与顶部尺寸之比为50 %~80 %相比较，第二插塞通孔底部尺 寸与顶部尺寸之比为80%~90%，能够更有效的排出后