一种半导体器件及其制造方法和电子装置的制造方法
【技术领域】
[0001]本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子
目-Ο
【背景技术】
[0002]在半导体技术领域中，MEMS(微机电系统)因其自身的优势得到了越来越广泛的应用。在MEMS器件的具体应用中，有一些包括MEMS器件的半导体器件需要在真空环境下工作，所以需要采用如图1Α所示的结构来制造，S卩，在形成有包括MEMS器件1101和电感1102的前端器件的下部衬底110的上方键合(bonding)上部衬底120以在包括MEMS器件1101和电感1102等器件在内的前端器件的上方形成空腔130，并且，为了保证空腔130的真空度，通常在上部衬底120上形成朝向前端器件的吸附层1201以吸附衬底释放的气体。其中，吸附层1201与电感1102以及MEMS器件等其他前端器件完全重叠，如图1A所示。
[0003]图1B进一步具体示意了吸附层1201与电感1102等器件在空间上的位置关系。由图1B可知，在现有的上述半导体器件中，位于下部衬底上的包括电感1102和MEMS器件1101在内的前端器件均被位于上部衬底上的吸附层1201所覆盖。
[0004]由于吸附层1201的材料通常为金属钛，是导电材料，所以电感1102与吸附层1201在空间上的重叠会导致电感1102与吸附层1201之间发生耦合效应，造成处于空腔130这一密闭封装环境中的电感1102的品质因子(Q-factor)下降。而电感1102的品质因子下降，会进而导致整个半导体器件的稳定性和良率下降。
[0005]因此，为解决现有技术中的上述半导体器件中的电感1102的品质因子比较低的问题，有必要提出一种新的半导体器件结构及其制造方法。
【发明内容】
[0006]针对现有技术的不足，本发明提供一种半导体器件及其制造方法和电子装置，以提高制得的半导体器件中的电感的品质因子以及使用该半导体器件的电子装置的性能。
[0007]本发明的一个实施例提供一种半导体器件，包括下部衬底、形成于所述下部衬底上的包括MEMS器件和电感的前端器件以及与所述下部衬底键合并与所述下部衬底共同形成用于容置所述前端器件的空腔的上部衬底，还包括设置于所述上部衬底的朝向所述前端器件的表面的部分区域的吸附层，其中所述吸附层与所述电感在竖直方向上不存在重叠。
[0008]可选地，所述吸附层的朝向所述空腔的表面为具有凸起的粗糙表面。
[0009]可选地，所述上部衬底的朝向所述前端器件的一侧形成有作为所述空腔的一部分的沟槽，所述吸附层设置于所述沟槽的底壁和/或侧壁上。
[0010]可选地，所述吸附层的材料包括钛。
[0011]可选地，所述前端器件还包括ASIC器件。
[0012]本发明的另一个实施例提供一种半导体器件的制造方法，所述方法包括:
[0013]步骤S101:提供用于与形成有包括MEMS器件和电感的前端器件的下部衬底键合的上部衬底，通过刻蚀在所述上部衬底内形成与所述前端器件的位置相对应的沟槽；
[0014]步骤S102:形成位于所述沟槽的内壁的部分区域的吸附层；
[0015]步骤S103:将所述上部衬底与所述下部衬底键合以形成用于容置所述前端器件的空腔，其中所述吸附层与所述电感在竖直方向上不存在重叠。
[0016]可选地，在所述步骤S102中，所述吸附层的表面为具有凸起的粗糙表面。
[0017]可选地，所述步骤S102包括如下步骤:
[0018]步骤S1021:形成覆盖所述沟槽的底部与侧壁的吸附材料层；
[0019]步骤S1022:对所述吸附材料层进行表面粗糙化处理；
[0020]步骤S1023:对所述吸附材料层进行刻蚀以形成位于所述沟槽的内壁的部分区域的吸附层。
[0021]可选地，在所述步骤S102与所述步骤S103之间还包括步骤S1023:对所述上部衬底进行预清洗。
[0022]可选地，在所述步骤S102中，所述吸附层的材料包括钛。
[0023]在一个实例中，在所述步骤S101中，所提供的所述上部衬底的上表面形成有硬掩膜层和位于其上的键合材料层，并且所述步骤S101包括如下步骤:
[0024]步骤S1011:提供所述上部衬底，在所述键合材料层上形成覆盖拟形成的沟槽的侧壁区域且在拟形成的沟槽的上方具有开口的第一掩膜，对所述键合材料层进行刻蚀以去除所述键合材料层未被所述第一掩膜覆盖的部分；
[0025]步骤S1012:形成覆盖所述键合材料层位于拟形成的沟槽的侧壁区域的部分且在拟形成的沟槽的上方具有开口的第二掩膜，对所述硬掩膜层进行刻蚀以去除所述硬掩膜层未被所述第二掩膜覆盖的部分；
[0026]步骤S1013:对所述上部衬底进行刻蚀以形成所述沟槽。
[0027]可选地，所述步骤S102包括如下步骤:
[0028]步骤S1021’:形成覆盖所述第二掩膜和所述沟槽的吸附材料层；
[0029]步骤S1022’:通过剥离工艺去除所述第二掩膜以及所述吸附材料层覆盖所述第二掩膜的部分；
[0030]步骤S1023’:形成在所述沟槽的与所述电感对应的区域的上方具有开口的第三掩膜，对所述吸附材料层的剩余部分进行刻蚀以形成位于所述沟槽的内壁的部分区域的吸附层，去除所述第三掩膜。
[0031]可选地，在所述步骤S102中，在所述步骤S1021’与所述步骤S1022’之间还包括如下步骤:对所述吸附材料层进行表面粗糙化处理
[0032]可选地，在所述步骤S101中，所述键合材料层的材料包括锗，所述硬掩膜层的材料包括氧化硅。
[0033]本发明的再一个实施例提供一种电子装置，包括电子组件以及与所述电子组件电连接的半导体器件，其中，所述半导体器件包括下部衬底、形成于所述下部衬底上的包括MEMS器件和电感的前端器件、以及与所述下部衬底键合并与所述下部衬底共同形成用于容置所述前端器件的空腔的上部衬底，还包括设置于所述上部衬底的朝向所述前端器件的表面的部分区域的吸附层，其中所述吸附层与所述电感在竖直方向上不存在重叠。
[0034]本发明的半导体器件，由于吸附层与电感在竖直方向上不存在重叠，因此可以降低电感与吸附层之间的耦合效应，提高电感的品质因子，从而提高半导体器件的性能。本发明的半导体器件的制造方法，用于制造上述半导体器件，制得的半导体器件同样具有上述优点。本发明的电子装置，由于采用了上述半导体器件，因而同样具有上述优点。
【附图说明】
[0035]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0036]附图中:
[0037]图1A为现有的一种半导体器件的结构的剖视图；
[0038]图1B为现有的半导体器件中吸附层与电感的位置关系的示意图；
[0039]图2A为本发明实施例一的半导体器件的结构的剖视图；
[0040]图2B为本发明实施例一的半导体器件中吸附层与电感的位置关系的示意图；
[0041]图2C为本发明实施例一的半导体器件中的吸附层的剖视图；
[0042]图2D为本发明实施例二的半导体器件中的吸附层的剖视图；
[0043]图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H、图31、图3J和图3K为本发明实施例三的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；
[0044]图4为本发明实施例三的一种半导体器件的制造方法的流程图；
[0045]图5A、图5B、图5C、图图5E和图5F为本发明实施例四的一种半导体器件的制造方法的相关步骤形成的结构的剖视图
[0046]图6为本发明实施例四的一种半导体器件的制造方法的流程图。
【具体实施方式】
[0047]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0048]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0049]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接至『或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连