实施例中，是以顶部栅极型薄膜晶体管为例来进行说明。但本发明不限于此，根据其他实施例，驱动元件TFT也可以是底部栅极型薄膜晶体管。
[0063]接着，请继续参考图2，第一覆盖层PL1覆盖驱动元件TFT。电极层ELI位于覆盖层PL1上方，并通过第一覆盖层PL1的开口与驱动元件TFT的漏极DE电性连接。第二覆盖层PL2覆盖电极层ELI。反射电极RL位于第二覆盖层PL2上方，并通过第二覆盖层PL2的开口与电极层ELI以及驱动元件TFT电性连接。
[0064]在本实施例中，第一电源线PL1位于基板Sub的非显示区NR中。第一电源线PL1与每一像素结构112的反射电极RL属于同一膜层且具有相同的材质，也就是第一电源线PL1与每一像素结构112的反射电极RL系由图案化同一导电层所形成。须特别说明的是，每一像素结构112的第一信号线Vdd是延伸至非显示区NR中与第一电源线PL1电性连接。详细来说，第一电源线PL1环绕显示区DR内的像素阵列的周围，且每一像素结构112的第一信号线Vdd的两端与第一电源线PL1通过接触窗CW1电性连接。另外，虽然本实施例的第一信号线Vdd通过两端的接触窗CW1与第一电源线PL1电性连接，但本发明不限于此。举例来说，在另一实施例中，每一像素结构112的第一信号线Vdd的一端与第一电源线PL1通过一接触窗CW1电性连接。
[0065]第二电源线PL2位于基板Sub的非显示区NR中，且平行于第一电源线PL1设置。第二电源线PL2与每一像素结构112的反射电极RL属于同一膜层且具有相同的材质，也就是第二电源线PL2与每一像素结构112的反射电极RL由图案化同一导电层所形成。须特别说明的是，每一像素结构112的第二信号线Vss延伸至非显示区NR中与第二电源线PL2电性连接。详细来说，第二电源线PL2环绕显示区DR内的像素阵列的周围，且每一像素结构112的第二信号线Vss的两端与第二电源线PL2通过接触窗CW2电性连接。另外，虽然本实施例的第二信号线Vss通过两端的接触窗CW2与第二电源线PL2电性连接，但本发明不限于此。举例来说，在另一实施例中，每一像素结构112的第二信号线Vss的一端与第二电源线PL2通过一接触窗CW2电性连接。
[0066]在本实施例中，每一像素单元110还包括第三信号线Vp以及第四信号线XVp与扫描线SL平行设置且与存储元件114电性连接。另外，显示面板100还包括第一周边信号线SS1以及第二周边信号线SS2。
[0067]承上所述，第一周边信号线SS1位于基板Sub的非显示区NR中，且平行于第二电源线PL2设置。第一周边信号线SS1与每一像素结构112的反射电极RL属于同一膜层且具有相同的材质，且每一像素结构112的第三信号线Vp延伸至非显示区NR中与第一周边信号线SS1电性连接。详细来说，第一周边信号线SS1环绕显示区DR的像素阵列的周围，且每一像素结构112的第三信号线Vp的两端与第一周边信号线SS1通过接触窗CW3电性连接。另外，虽然本实施例的第三信号线Vp通过两端的接触窗CW3与第一周边信号线SS1电性连接，但本发明不限于此。举例来说，在另一实施例中，每一像素结构112的第三信号线Vp的一端与第一周边信号线SS1通过一接触窗CW3电性连接。
[0068]另外，第二周边信号线SS2位于基板Sub的非显示区NR中且平行于第一周边信号线SS1设置。第二周边信号线SS2与每一像素结构112的反射电极RL属于同一膜层且具有相同的材质，且每一像素结构112的第四信号线XVp延伸至非显示区NR中与第二周边信号线SS2电性连接。详细来说，第二周边信号线SS2环绕显示区DR的像素阵列的周围，且每一像素结构112的第四信号线XVp的两端与第二周边信号线SS2通过接触窗CW4电性连接。另外，虽然本实施例的第四信号线XVp是通过两端的接触窗CW4与第二周边信号线SS2电性连接，但本发明不限于此。举例来说，在另一实施例中，每一像素结构112的第四信号线XVp的一端与第二周边信号线SS2通过一接触窗CW4电性连接。
[0069]接者，请继续参考图1及图2，显示面板100还包括扫瞄驱动电路120位于基板Sub的非显示区NR中。详细来说，每一像素单元110的扫描线SL与扫瞄驱动电路120电性连接。特别是，扫瞄驱动电路120与第一周边信号线SS1或第二周边信号线SS2重叠。另外，扫瞄驱动电路120位于基板Sub以及第一周边信号线SS1之间，还可位于基板Sub以及第二周边信号线SS2之间。
[0070]另外，在本实施例中，显示面板100还包括数据驱动电路130位于基板Sub的非显示区NR中。详细来说，每一像素单元110的数据线DL与数据驱动电路130电性连接，其中，数据驱动电路130的宽度的延伸方向不与显示区DR相交。特别是，数据驱动电路的线路间的间距为10米至40微米。
[0071]在上述的实施例中，显示区DR的轮廓，也就是显示区DR的边缘形状是以圆形表示，但本发明不限于此。举例来说，显示区DR的轮廓或/和基板Sub也可为椭圆形、八边形、六边形或三角形。换言之，本发明的显示区DR可依据需求改变其边框形状，以满足多样的外观设
i+o
[0072]图3A为本发明一实施例的像素单元等效电路图。图3B为本发明一实施例的像素单元等效电路图。接着，请同时参考图3A及图3B。在本实施例中，存储元件114整合于显示面板100的每一像素单元110中。特别是，显示面板100具有由多个扫瞄线SL以及多个数据线DL以及多个像素单元110所组成的像素阵列。为了便于叙述本发明的像素单元110的电性连接关系，图3A及图3B仅绘示一个像素单元110。
[0073]如图3A所示，像素单元110包括驱动元件TFT。图3A以及图3B所示的驱动元件TFT与图2像素结构112中的驱动元件TFT相同，因此不再赘述。驱动元件TFT与对应的扫描线SL以及数据线DL电性连接。另外，像素单元110也包含液晶电容Cl c及存储电容Cst。液晶电容Cl c具有第一端点及第二端点，其中，第一端点电性连接至驱动元件TFT，第二端点电性连接至第一信号线Vdd。存储电容Cst具有第一端点及第二端点，且存储电容的第二端点电性连接至第二信号线Vss。另外，存储元件114电性连接至液晶电容Clc的第一端点以及存储电容Cst的第一端点之间。
[0074]具体而言，如图3B所示，存储元件114具有切换电路115以及存储单元116。切换电路115包括第一晶体管SW1以及第二晶体管SW2。第一晶体管SW1具有栅极、源极以及漏极。第一晶体管SW1的栅极用以接收切换控制信号EN，且第一晶体管SW1的漏极电性连接至液晶电容Clc的第一端点。第二晶体管SW2具有栅极、源极以及漏极。第二晶体管SW2用以接收切换控制信号EN。第二晶体管SW2的源极电性连接至存储电容Cst的第一端点，且第二晶体管SW2的漏极电性连接至液晶电容Cl c的第一端点。在本实施例中，第一晶体管SW1例如为η型薄膜晶体管，而第二晶体管SW2例如为ρ型薄膜晶体管。
[0075]存储单元116包括第三晶体管SW3以及第四晶体管SW4。第三晶体管SW3具有栅极、源极以及漏极。第三晶体管SW3的栅极电性连接至存储电容Cst的第一端点，且第三晶体管SW3的源极电性连接至第三信号线Vp，并用以接收存储信号。第三晶体管SW3的漏极电性连接至第一晶体管SW1的源极。第四晶体管SW4具有栅极、源极以及漏极。第四晶体管SW4的栅极电性连接至第三晶体管SW3的栅极，且第四晶体管SW4的源极电性连接至第四信号线XVp，并用以接收存储信号。第四晶体管SW4的漏极电性连接至第三晶体管SW3的漏极。在本实施例中，第三晶体管SW3为η型薄膜晶体管或ρ型薄膜晶体管，同时第