一种U型FinFET或非门结构及其制造方法
【技术领域】
[0001]本发明涉及一种半导体器件制造方法，具体地，涉及一种FinFET制造方法。
技术背景
[0002]摩尔定律指出:集成电路上可容纳的晶体管数目每隔18个月增加一倍，性能也同时提升一倍。目前，随着集成电路工艺和技术的发展，先后出现了二极管、MOSFET、FinFET等器件，节点尺寸不断减小。然而，2011年以来，硅晶体管已接近了原子等级，达到了物理极限，由于这种物质的自然属性，除了短沟道效应以外，器件的量子效应也对器件的性能产生了很大的影响，硅晶体管的运行速度和性能难有突破性发展。因此，如何在在无法减小特征尺寸的情况下，大幅度的提升硅晶体管的性能已成为当前亟待解决的技术难点。
【发明内容】
[0003]本发明提供了一种U型FinFET或非门器件结构及其制造方法，在现有FinFET工艺的基础上提出了一种新的器件结构，使器件的栅长不受footprint尺寸限制，有效地解决了短沟道效应所带来的问题。具体的，该结构包括:
[0004]衬底；
[0005]位线，所述位线位于衬底顶部区域，由载流子掺杂区形成；
[0006]第一鳍片，所述第一鳍片位于衬底上方，其下半部分被第一字线包围，形成第一沟道区；
[0007]第二鳍片，所述第二鳍片位于衬底上方，其下半部分被第二字线包围，形成第二沟道区；
[0008]第三鳍片，所述第一鳍片位于衬底上方，其下半部分被第三字线包围，形成第三沟道区；
[0009]所述第一、第二和第三鳍片顶部未被所述第一、第二、第三字线包围的区域具有和位线相同类型的源漏区；
[0010]隔离区，所述隔离区填充所述第一、第二、第三字线之间的区域，使字线彼此隔离。
[0011]其中，形成所述位线的杂质类型为N型杂质或P型杂质，其掺杂浓度为lelO17?
1 -1 19 3
lelO cm □
[0012]其中，所述第一、第二、第三鳍片彼此平行，其间距为5?50 nm。
[0013]其中，所述第一、第二、第三字线的高度为所述第一、第二、第三鳍片高度的1/2?3/4 0
[0014]其中，所述第一、第二、第三字线为金属栅叠层结构，依次包括:界面层、高K介质层、金属栅功函数调节层以及多晶硅。
[0015]其中，所述鳍片和字线的数目由或非门的输入端口数目决定，不限于3个，为2、3、4......N个等，其中N为自然数。
[0016]相应的，本发明还提供了一种U型FinFET或非门器件制造方法，包括:
[0017]a.提供衬底；
[0018]b.在所述衬底上形成位线；
[0019]c.在所述位线和衬底上形成第一、第二和第三鳍片；
[0020]d.形成第一、第二和第三字线分别包围所述第一、第二和第三鳍片的底部区域；
[0021]e.形成隔离区填充所述第一、第二和第三鳍片之间的区域。
[0022]其中，在步骤b和c之间，还包括步骤f:
[0023]在所述衬底上形成沟道材料层和掺杂区材料层，刻蚀所述沟道材料层和掺杂区材料层，形成第一、第二和第三鳍片。
[0024]其中，在步骤f中，形成所述沟道材料层和掺杂区材料层的方法为外延生长，并在外延生长的同时进行原位掺杂。
[0025]其中，在步骤f中，所述沟道材料层和掺杂区材料层具有相反的掺杂类型，其中，所述沟道材料层的掺杂浓度为lelO15?lel016cm 3，所述掺杂区材料层的掺杂浓度为lelO17 ?lel019cm 3。
[0026]其中，所述第一、第二和第三字线的高度为所述第一、第二、第三鳍片高度的1/2 ?3/4。
[0027]其中，所述第一、第二、第三字线为金属栅叠层结构，依次包括:界面层、高K介质层、金属栅功函数调节层以及多晶硅。
[0028]其中，形成所述隔离区的材料为氧化硅和/或氮化硅，形成方法为化学汽相淀积。
[0029]本发明在现有FinFET工艺的基础上提出了一种新的U型FinFET器件结构形成的3输入或非门，与现有技术中形成或非门的FinFET结构相比较，该结构使器件具有垂直的沟道，因而在footprint尺寸不变的情况下，器件可以通过改变Fin的高度来调节栅长，改善短沟道效应。首先，由于器件具有U型垂直沟道结构，器件源漏悬于衬底上方，与衬底天然分离，因而使得该器件的无法发生源漏穿通，从而具有较低的亚阈态斜率及漏电流。其次，由于器件具有U型垂直沟道结构，器件源漏相互平行且悬于衬底上方，有效隔离了器件漏端电场对源端的影响，因而进一步改善了器件的短沟道效应，使器件具有较小的DIBL。再次，由于器件具有U型垂直沟道结构，器件掺杂区悬于衬底上方且位于同一平面内，因而便于制作接触。本发明提出的器件结构在制作工艺上与现有FinFET工艺完全兼容，极大地提高了器件性能。
【附图说明】
[0030]图1?图7示意性地示出了根据本发明中实施例1中的方法形成U型FinFET器件各阶段的剖面图；
[0031]图9示意性地示出了根据本发明中实施例中的方法形成U型FinFET或非门器件的剖面图；
[0032]图8和图10分别为图7和图9的俯视图。
【具体实施方式】
[0033]为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。
[0034]下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
[0035]本发明提供了一种U型FinFET或非门器件结构，包括:衬底100 ；
[0036]位线150，所述位线位于衬底100顶部区域，由载流子掺杂区形成；
[0037]第一鳍片210，所述第一鳍片位于衬底100上方，其下半部分被第一字线包围，形成第一沟道区；
[0038]第二鳍片220，所述第二鳍片位于衬底100上方，其下半部分被第二字线包围，形成第二沟道区；
[0039]第三鳍片230，所述第一鳍片位于衬底100上方，其下半部分被第三字线包围，形成第三沟道区；
[0040]所述第一、第二和第三鳍片顶部未被所述第一、第二、第三字线包围的区域具有和位线150相同类型的源漏区；
[0041]隔离区240，所述隔离区230填充所述第一、第二、第三字线之间的区域，使字线彼此隔离。
[0042]其中，形成所述位线150的杂质类型为N型杂质或P型杂质，其掺杂浓度为lelO17 ?lel019cm 3。
[0043]其中，所述第一、第二、第三鳍片彼此平行，其间距为5?50 nm。
[0044]其中，所述第一、第二、第三字线的高度为所述第一、第二、第三鳍片高度的1/2?3/4 0
[0045]其中，所述第一、第二、第三字线为金属栅叠层结构，依次包括:界面层、高K介质层、金属栅功函数调节层以及多晶硅。
[0046]其中，所述鳍片和字线的数目由或非门的输入端口数目决定，不限于3个，为2、3、
4......N个等，其中N为自然数。
[0047]相应的，本发明还提供了一种U型FinFET或非门器件制造方法，包括:
[0048]a.提供衬底100 ；
[0049]b.在所述衬底上形成位线150 ；
[0050]c.在所述位线150和衬