三维半导体器件及其制造方法
【技术领域】
[0001]本发明涉及一种半导体器件及其制造方法，特别是涉及一种三维半导体存储器件及其制造方法。
【背景技术】
[0002]为了改善存储器件的密度，业界已经广泛致力于研发减小二维布置的存储器单元的尺寸的方法。随着二维(2D)存储器件的存储器单元尺寸持续缩减，信号冲突和干扰会显著增大，以至于难以执行多电平单元(MLC)操作。为了克服2D存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成
Fth也/又。
[0003]具体地，如图1所示，可以首先在衬底上沉积多层叠层结构(例如氧化物和氮化物交替的多个0N0结构)；通过各向异性的刻蚀工艺对衬底上多层叠层结构刻蚀而形成沿着存储器单元字线(WL)延伸方向分布、垂直于衬底表面的多个沟道通孔(可直达衬底表面或者具有一定过刻蚀)；在沟道通孔中沉积多晶硅等材料形成柱状沟道6A/6B/6C;沿着WL方向刻蚀多层叠层结构形成直达衬底的沟槽，露出包围在柱状沟道周围的多层叠层;湿法去除叠层中的某一类型材料(例如热磷酸去除氮化硅，或HF去除氧化硅)，在柱状沟道周围留下横向分布的突起结构2Α ；在沟槽中突起结构的侧壁沉积栅极介质层(例如高k介质材料)以及栅极导电层(例如!^、胃、01、]\10等)形成栅极导电层8，例如包括底部选择栅极线836、虚设栅极线DG、字线WL0?WL31、顶部选择栅极线TSG;垂直各向异性刻蚀去除突起侧平面之外的栅极导电层，直至露出突起侧面的栅极介质层;刻蚀叠层结构形成源漏接触并完成后端制造工艺。此时，叠层结构在柱状沟道侧壁留下的一部分突起形成了栅电极之间的隔离层(图1A中所示为2A)，而留下的栅极导电层8夹设在多个隔离层之间作为控制电极。当向栅极施加电压时，栅极的边缘电场会使得例如多晶硅材料的柱状沟道侧壁上感应形成源漏区，由此构成多个串并联的M0SFET构成的门阵列而记录所存储的逻辑状态。
[0004]其中，在参照图1制作的三维存储器中下选择管采用选择性外延生长(SEG)方式形成抬升的外延沟道1E后，在完成栅介质的淀积后再必须进行一次底部的开孔刻蚀工艺(在沟道区堆叠6之外平行于纸面的位置处，形成暴露椭圆所示外延沟道1E的开孔)。随着堆叠层数的不断升高，底部的沟道孔和有效的可刻蚀面积也在不断变小，有很大一部分的沟道孔无法进行有效的底部开孔，即使开了孔导通电流也很小，成为制约三维存储器产品良率无法提升的一个重要原因。
【发明内容】
[0005]由上所述，本发明的目的在于克服上述技术困难，提出一种创新性三维半导体存储器件及其制造方法，其不需要进行底部开孔而能实现底部多个晶体管连接，从而提高编程和擦除操作的可靠性以及效率。
[0006]为此，本发明一方面提供了一种三维半导体器件，包括多个存储单元，多个存储单元的每一个包括:
[0007]沟道层，具有沿垂直于衬底的第一部分，以及从第一部分的中部伸出的多个第二部分；
[0008]多个掺杂半导体层，与沟道层的第二部分相连，并且由绝缘层间隔；
[0009]多个绝缘层与多个栅极导电层，在掺杂半导体层之上，沿着沟道层的第一部分的侧壁交替层叠；
[0010]栅极介质层，位于多个绝缘层与沟道层的侧壁之间；
[0011]漏极，位于沟道层的顶部；
[0012]以及源极，位于衬底中和/或上。
[0013]进一步包括外延层，连接衬底和掺杂半导体层;任选地多个掺杂半导体层中最底部的一个用作擦除操作时空穴的通路，最顶部的一个用作编程和读取时电子的通路。
[0014]其中，源极通过掺杂区与至少一个掺杂半导体层电连接;任选地，掺杂区与至少一个掺杂半导体层导电类型相反。
[0015]其中，沟道层底部低于衬底顶部。
[0016]其中，栅极介质层进一步包括隧穿层、存储层、阻挡层;任选地，沟道层材料选自IV族单质、IV族化合物、II1-V族化合物、I1-VI族化合物半导体，例如为单晶S1、非晶S1、多晶的任一种或其组合;任选地，空心的沟道层中包括沟道填充层，其材料为空气或氧化物、氮化物;任选地，栅极介质层包括高k材料;任选地，栅极导电层材质为多晶娃、金属、金属氮化物、金属硅化物的任一种或其组合。
[0017]本发明还提供了一种三维半导体器件的制造方法，包括步骤:
[0018]在存储单元区的衬底上形成交替的多个第一牺牲层和多个第二牺牲层构成的牺牲层堆叠；
[0019]在牺牲层堆叠上形成交替的多个第一绝缘层与多个第二绝缘层构成的绝缘层堆置;
[0020]刻蚀形成多个沟道孔，直至暴露衬底；
[0021]去除多个第二牺牲层的一部分，在沟道孔侧壁留下第一凹陷；
[0022]在沟道孔以及凹陷中形成栅极介质层和沟道层；
[0023]刻蚀形成栅极连线开孔，暴露衬底；
[0024]去除多个第二牺牲层的剩余部分，在沟道层侧壁留下第二凹陷；
[0025]去除第二凹陷中暴露的栅极介质层；
[0026]在第二凹陷中形成多个掺杂半导体层。
[0027]其中，刻蚀形成多个沟道孔步骤中，过刻蚀衬底形成衬底凹陷。
[0028]其中，第一牺牲层为绝缘材料;任选地，第二牺牲层为不同于第一牺牲层的绝缘材料，或者第二牺牲层为半导体材料;任选地，第一牺牲层和/或第一绝缘层和/或第二绝缘层选自氧化硅、氮化硅、氮氧化硅、非晶碳、DLC、氧化锗、氧化铝等任一种及其组合;任选地，第二牺牲层为多晶硅、非晶硅、微晶硅、Ge、SiGe、SiC的任一种或其组合。
[0029]其中，各向同性干法刻蚀或者湿法刻蚀去除第二牺牲层的一部分和/或剩余部分。
[0030]其中，形成多个掺杂半导体层之后进一步包括，在栅极连线开孔中衬底上形成外延层;任选地，外延层顶部与掺杂半导体层最顶层的顶部齐平;任选地，形成外延层之后执行离子注入、或者形成外延层的同时执行原位掺杂，而形成与掺杂半导体层导电类型相反的掺杂区。
[0031]依照本发明的三维半导体存储器件及其制造方法，形成垂直沟道之后去除底部牺牲层而形成底部接触，避免了垂直刻蚀底部开孔，提高了编程和擦除操作的可靠性和效率。
【附图说明】
[0032]以下参照附图来详细说明本发明的技术方案，其中:
[0033]图1为现有技术的三维半导体存储器件的剖视图；
[0034]图2A至图2J为依照本发明实施例的三维半导体存储器件制造方法的各个步骤的剖视图，图2A至图2J各个附图中相同附图标记表示相同部件。
【具体实施方式】
[0035]以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了提高了编程和擦除操作的可靠性和效率的半导体存储器件及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
[0036]如图2A所示，在衬底1上形成牺牲层堆叠2和绝缘层堆叠3。
[0037]提供衬底1，其材质可以包括体娃(bulk Si)、体锗(bulk Ge)、绝缘体上娃(SOI)、绝缘体上锗(GeOI)或者是其他化合物半导体衬底，例如SiGe、SiC、GaN、GaAs、InP等等，以及这些物质的组合。为了与现有的1C制造工艺兼容，衬底1优选地为含硅材质的衬底，例如S1、S01、SiGe、S1:C 等。
[0038]采用包括LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、蒸发、溅射等常规工艺，在衬底1上形成牺牲层堆叠2，包括交替层叠的多个第一牺牲层2A和多个第二牺牲层2B，两者数目可以相同也可以不同(例如相差1)，但是其交替的次数(也即一个层2A和一个层2B构成的子单元数目)优选地大于等于2(依照底部控制用晶体管所需数目决定，但是当仅采用一个底部选择晶体管时也