R’中形成材质相同的多个底部沟道层5A(最底部)和5B(最顶部)(当底部存在需要引出更多个晶体管连线时，层5A与层5B之间可以存在未示出的多个中间层，依照第二牺牲层28总数而定)。层54/58的材质例如为多晶31、单晶31、66、3166、51(:、SiGeC等与沟道层4和/或衬底1材质相近的半导体材料。在本发明一个优选实施例中，层5A/5B材质为p(或η)掺杂的多晶硅，以用作底部选择晶体管的沟道区。
[0050]如图21所示，在栅极连线开孔1Τ中外延生长层1Ε，填充使得至少与半导体层5Β顶部齐平。外延层1Ε材质与衬底1(晶格常数)相同或相近，例如为单晶硅、SiGe、SiC、SiGeC等。
[0051]如图2J所示，执行离子注入掺杂，在外延层1E顶部与最顶部的一个底部沟道层5B中形成掺杂区5C，具有与层5A/5B相反的掺杂类型，例如n+掺杂。在本发明其他实施例中，在沉积底部沟道层5A、5B时，可以采用掩模填充一个凹陷而在另一个凹陷中原位沉积不同类型的掺杂半导体层，也可以调节原料气配比而在后半段原位沉积不同掺杂类型的掺杂半导体层，该掺杂半导体(未示出)将不同于图2J所示跨越外延层1E顶部，而仅分布在凹陷2R’中。也可以在外延层生长外延层1E时原位掺杂形成掺杂区5C。进一步地，在衬底1中/上注入或外延原位掺杂而形成共用的源区(未示出，平行于纸面方向，位于外延层1E周边，以绝缘材料与外延层1E隔离)，并且衬底中/上的该共源区通过金属互连结构(例如掺杂区5C上方额外的W等金属连线)与掺杂区5C电连接，进一步也与半导体层5B电连接。
[0052]最后，选择性刻蚀去除栅极连线开孔1T侧壁暴露的第二绝缘层3B，例如湿法腐蚀去除氧化硅，在第一绝缘层3A之间留下的横向凹陷中沉积填充栅极导电层结构(例如金属氮化物的阻挡层，金属或合金的功函数层，金属或合金的填充层等)。随后在器件顶部漏区上沉积低k材料的层间介质层(ILD，未示出)，刻蚀形成接触孔并填充形成漏极接触和位线引出线(BL)。
[0053]在最终的器件中，半导体层5A用作擦除操作时空穴的通路，而半导体层5B用作编程和读取操作时电子的通路，两者不需要额外的控制栅极，而仅通过邻近栅极或沟道之间的电親合而起到相应功能。
[0054]最终实现的器件剖视图如图2J所示，一种三维半导体器件，包括多个存储单元，多个存储单元的每一个包括:沟道层4B，具有沿垂直于衬底1表面的方向分布的第一部分，以及从第一部分的中部水平伸出的多个第二部分;多个(至少两个)掺杂半导体层5A/5B，与沟道层4B的水平第二部分相连，并且由绝缘层2A间隔；多个绝缘层3A与多个栅极导电层(未示出，替代绝缘层3B的位置)，在掺杂半导体层之上，沿着沟道层的第一部分的侧壁交替层叠；栅极介质层4A，位于多个层间绝缘层与沟道层的侧壁之间；漏极，位于沟道层的顶部；以及源极，位于衬底中。进一步包括外延层1E，连接衬底1和掺杂半导体层5A、5B。沟道层4B底部低于衬底1顶部。其他各层的材料和构造特征如工艺方法部分所述，在此不再赘述。
[0055]依照本发明的三维半导体存储器件及其制造方法，形成垂直沟道之后去除底部牺牲层而形成底部接触，避免了垂直刻蚀底部开孔，提高了编程和擦除操作的可靠性和效率。
[0056]尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构或方法流程做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
【主权项】
1.一种三维半导体器件，包括多个存储单元，多个存储单元的每一个包括: 沟道层，具有沿垂直于衬底的第一部分，以及从第一部分的中部伸出的多个第二部分； 多个掺杂半导体层，与沟道层的第二部分相连，并且由绝缘层间隔； 多个绝缘层与多个栅极导电层，在掺杂半导体层之上，沿着沟道层的第一部分的侧壁交替层叠； 栅极介质层，位于多个绝缘层与沟道层的侧壁之间； 漏极，位于沟道层的顶部；以及 源极，位于衬底中和/或上。2.根据权利要求1所述的三维半导体器件，进一步包括外延层，连接衬底和掺杂半导体层;任选地，多个掺杂半导体层中最底部的一个用作擦除操作时空穴的通路，最顶部的一个用作编程和读取时电子的通路。3.根据权利要求1所述的三维半导体器件，其中，源极通过掺杂区与至少一个掺杂半导体层电连接;任选地，掺杂区与至少一个掺杂半导体层导电类型相反。4.根据权利要求1所述的三维半导体器件，其中，沟道层底部低于衬底顶部。5.如权利要求1所述的三维半导体器件，其中，栅极介质层进一步包括隧穿层、存储层、阻挡层;任选地，沟道层材料选自IV族单质、IV族化合物、II1-V族化合物、Iι-νι族化合物半导体，例如为单晶31、非晶51、多晶51、微晶51、单晶60、5166、51:(:、5166:(:、5166:!1、66511、InSn、InN、InP、GaN、GaP、GaSn、GaAs的任一种或其组合;任选地，空心的沟道层中包括沟道填充层，其材料为空气或氧化物、氮化物;任选地，栅极介质层包括高k材料;任选地，栅极导电层材质为多晶硅、金属、金属氮化物、金属硅化物的任一种或其组合。6.一种三维半导体器件的制造方法，包括步骤: 在存储单元区的衬底上形成交替的多个第一牺牲层和多个第二牺牲层构成的牺牲层堆叠； 在牺牲层堆叠上形成交替的多个第一绝缘层与多个第二绝缘层构成的绝缘层堆叠； 刻蚀形成多个沟道孔，直至暴露衬底； 去除多个第二牺牲层的一部分，在沟道孔侧壁留下第一凹陷； 在沟道孔以及第一凹陷中形成栅极介质层和沟道层，其中沟道层在沟道孔侧壁上的部分构成第一部分，在第一凹陷中的部分构成第二部分； 刻蚀形成栅极连线开孔，暴露衬底； 去除多个第二牺牲层的剩余部分，在沟道层侧壁留下第二凹陷； 去除第二凹陷中暴露的栅极介质层； 在第二凹陷中形成多个掺杂半导体层。7.如权利要求5所述的三维半导体器件制造方法，其中，刻蚀形成多个沟道孔步骤中，过刻蚀衬底形成衬底凹陷。8.如权利要求5所述的三维半导体器件制造方法，其中，第一牺牲层为绝缘材料;任选地，第二牺牲层为不同于第一牺牲层的绝缘材料，或者第二牺牲层为半导体材料;任选地，第一牺牲层和/或第一绝缘层和/或第二绝缘层选自氧化硅、氮化硅、氮氧化硅、非晶碳、DLC、氧化锗、氧化铝等任一种及其组合;任选地，第二牺牲层为多晶硅、非晶硅、微晶硅、Ge、SiGe、SiC的任一种或其组合。9.如权利要求5所述的三维半导体器件制造方法，其中，各向同性干法刻蚀或者湿法刻蚀去除第二牺牲层的一部分和/或剩余部分。10.如权利要求5所述的三维半导体器件制造方法，其中，形成多个掺杂半导体层之后进一步包括，在栅极连线开孔中衬底上形成外延层;任选地，外延层顶部与掺杂半导体层最顶层的顶部齐平;任选地，形成外延层之后执行离子注入、或者形成外延层的同时执行原位掺杂，而形成与掺杂半导体层导电类型相反的掺杂区。
【专利摘要】一种三维半导体器件的制造方法，包括：在存储单元区的衬底上形成交替的多个第一牺牲层和多个第二牺牲层构成的牺牲层堆叠；在牺牲层堆叠上形成交替的多个第一绝缘层与多个第二绝缘层构成的绝缘层堆叠；刻蚀形成多个沟道孔，直至暴露衬底；去除多个第二牺牲层的一部分，在沟道孔侧壁留下第一凹陷；在沟道孔以及凹陷中形成栅极介质层和沟道层；刻蚀形成栅极连线开孔，暴露衬底；去除多个第二牺牲层的剩余部分，在沟道层侧壁留下第二凹陷；去除第二凹陷中暴露的栅极介质层；在第二凹陷中形成多个掺杂半导体层。形成垂直沟道之后去除底部牺牲层而形成底部接触，避免了垂直刻蚀底部开孔，提高了编程和擦除操作的可靠性和效率。
【IPC分类】H01L27/115, H01L21/8247
【公开号】CN105470260
【申请号】CN201510885268
【发明人】叶甜春
【申请人】中国科学院微电子研究所
【公开日】2016年4月6日
【申请日】2015年12月3日