超微间距PoP无芯封装的制作方法
【专利说明】
【背景技术】
技术领域
[0001]本发明涉及半导体封装以及用于封装半导体器件的方法。更具体地，本发明涉及容纳有源和无源部件的PoP(层叠封装)的底部封装件。
[0002]相关领域的描述
[0003]随着在半导体工业中对更低成本、更高性能、增大的集成电路密度和增大的封装密度的要求持续，层叠封装(“PoP”)技术已变得越来越普及。随着对越来越小的封装的推动加强，裸片和封装件的集成(例如，“预堆叠”或片上系统(“SoC”)技术与存储器技术的集成)允许更薄的封装件。此类预堆叠已成为薄细间距PoP封装件的关键组成部分。
[0004]减小封装件的尺寸(例如PoP封装件中的顶部封装件(存储器封装件)或底部封装件(SoC封装件))的一个限制是封装中所用的衬底的尺寸。薄衬底和/或无芯衬底(例如层合衬底)已经被用来将封装的厚度减小到更令人满意的水平。然而，由于在封装中使用更薄的衬底，所以可能增大由材料热特性的不同而导致的翘曲的可能性。由于薄或无芯衬底具有较低的机械强度来抵抗材料之间热特性的不同所导致的效应，所以翘曲可能性可能增大。
[0005]因此，随着PoP封装件变得更薄以及间距(例如触点之间的间隔)变得更细微，翘曲在PoP封装件的失效或性能降低和/或利用PoP封装件的器件的可靠性问题中扮演越来越重要的角色。例如，PoP封装件中顶部封装件和底部封装件之间的翘曲表现差异可能导致耦接封装的焊点的产率损失(例如相邻焊点之间的短接或桥接或者开路或断开的相对焊端，这具体取决于翘曲表现)。大部分PoP结构可能由于对顶部封装件和/或底部封装件提出的严格翘曲要求而被丢弃(拒绝)。拒绝PoP结构就促使预堆叠产率低下、材料浪费、以及制造成本提高。因此，很多升级和/或设计修改正被采纳和考虑以抑制在使用薄或无芯衬底的封装以及具有细微球间距的封装中的翘曲。
[0006]已经被用于细微球间距的一种方案是在底部封装件的顶表面上使用密封剂或模制材料。密封剂可用于抑制在焊接回流期间焊点之间的短接。密封剂还可提供在使用PoP封装件期间相邻焊点之间的电绝缘，和/或为耦接到底部衬底的裸片(例如S0C)提供机械支承。通常使用穿塑孔(TMV)来提供底部封装件上的用于连接到顶部封装上的端子(例如焊球)的端子。使用TMV而导致的一个问题是在形成通路(通常是利用激光烧蚀来实现)期间，通路可能被过烧蚀。过烧蚀可能在相邻TMV之间在密封剂中生成薄的壁。这些薄的壁可能允许焊料在焊接回流期间在相邻TMV之间流动并且桥接(短接)相应的相邻焊点。使用TMV还可能导致PoP封装件中的开路缺陷。开路缺陷可能是由于顶部封装件和/或底部封装件的移位、对TMV形状的控制不佳、和/或焊球因球尺寸而卡住而导致的。随着PoP球间距变得更小，桥接或开路缺陷所导致的问题可能变得更常见和/或更严峻。
【发明内容】
[0007]在某些实施例中，一种PoP封装件包括底部封装件和顶部封装件。底部封装件可包括耦接到衬底的裸片。衬底可以是薄或无芯衬底。加强层可耦接到衬底的上表面并至少部分地覆盖衬底。裸片可在加强层中的开口中耦接到衬底。衬底的至少部分可在所述开口中暴露。在某些实施例中，衬底中的至少一些导电(金属)迹线或垫盘在所述开口中暴露，并且裸片耦接到所述导电迹线或垫盘中的至少一些。
[0008]加强层可包括耦接到衬底的一个或多个端子。这些端子可以是穿过加强层的至少部分地被填充有金属的通路。这些端子可在加强层的顶表面处暴露。这些端子可用于通过耦接到顶部封装件上的一个或多个端子而将底部封装件耦接到顶部封装件。顶部封装件可包括存储器裸片。在一些实施例中，顶部封装件是印刷电路板(PCB)，并且存储器裸片耦接到底部封装件的另一(非PCB)侧面。
[0009]在某些实施例中，加强层包括芯材料、层合层和金属层(例如，至少部分地填充穿过所述芯材料的通路的金属)。层合层可包括增层膜或预浸材料。在一些实施例中，位于衬底上方的加强层的高度基本上类似于位于衬底上方的裸片的高度。
【附图说明】
[0010]当与附图结合时，参考根据本发明的目前优选的但仅为示例性的实施例的以下详细描述，将更充分地理解本发明的方法与装置的特征和优点，在该附图中:
[0011]图1A-K示出了一种用于形成PoP封装件的底部封装件的工艺流程的一个实施例的横截面表示。
[0012]图2A-K示出了一种用于形成PoP封装件的底部封装件的工艺流程的一个另选实施例的横截面表示。
[0013]图3示出了一种底部封装件的一个实施例的俯视图。
[0014]图4示出了耦接到顶部封装件以形成PoP封装件的一种底部封装件(图1K中所示)的一个实施例。
[0015]图5示出了耦接到顶部封装件以形成PoP封装件的一种底部封装件(图2K中所示)的另一个实施例。
[0016]图6不出了一种端子的一个实施例的横截面表不。
[0017]图7不出了一种端子的另一个实施例的横截面表不。
[0018]图8示出了耦接到印刷电路板和存储器裸片的一种底部封装件(图1K中所示)的一个实施例。
[0019]图9示出了耦接到印刷电路板和存储器裸片的一种底部封装件(图2K中所示)的另一个实施例。
[0020]尽管本发明可以容许各种修改形式和替代形式，但其特定实施例在附图中以举例的方式示出并将在本文对详细描述。附图可能不是按比例的。然而，应当理解，附图和详细描述并非旨在将本发明限制于所公开的特定形式，而正相反，其目的在于覆盖落在由所附权利要求所限定的本发明的实质和范围内的所有修改形式、等同形式和替代形式。
【具体实施方式】
[0021]图1A-K示出了一种用于形成PoP封装件的底部封装件的工艺流程的一个实施例的横截面表示。图1A示出了载体100的一个实施例的横截面表示。载体100可以是适于支承和承载无芯衬底或类似薄衬底的任何载体。载体100可以例如是用于无芯衬底或其他薄衬底的临时衬底。
[0022 ]图1B示出了耦接到载体100的芯材料102的一个实施例的横截面表示。芯材料102可以是本领域中已知的适于用作集成电路封装中的芯材料的任何合适的材料。例如，芯材料102可以是介电材料，诸如但不限于陶瓷或树脂材料。
[0023]芯材料102可通过例如将芯材料结合或层合到载体来被耦接到载体100。在某些实施例中，芯材料102利用层合层104而被耦接到载体100。在一些实施例中，在载体100和层合层104之间使用籽晶层103。籽晶层103可以是例如铜籽晶层。在某些实施例中，层合层104包括层合材料，诸如但不限于ABFUjinomoto增层膜)层合材料或预浸(预浸渍)层合材料。ABF层合可以例如利用真空层合来施加。预浸层合可以例如利用热压层合来施加。在一些实施例中，金属层108形成在芯材料102上。金属层108可以是铜或另一合适的导电金属。
[0024]在某些实施例中，在将芯材料102耦接到载体100之后，通路106(例如通孔)形成在芯材料中并且至少部分地填充有金属层108，如图1C中所示。通路106可例如通过在芯材料102中激光钻孔来形成。在形成通路106之后，可在通路中沉积附加金属层108(例如铜)。在一些实施例中，金属层108只部分地填充通路106。在一些实施例中，芯材料102的表面上的金属层108的部分被图案化或以其他方式限定，以在芯材料的表面上提供金属特征部。
[0025]在某些实施例中，阻隔层110形成在芯材料102上，如图1C中所示。阻隔层110可例如是通过镀覆形成的镍或镍-铜阻隔层。阻隔层110可在随后被用作用于耦接到封装的裸片的端(隆起)垫盘区域的区域(由图1C中的虚线限定)中形成在芯材料102的上方。
[0026]在芯材料102被图案化并且通路106填充有金属层108之后，可在芯材料102上形成底部封装衬底112，如图1D中所示。在某些实施例中，衬底112是无芯衬底(例如只由介电聚合物112A和导电(金属，诸如铜)迹线112B形成的衬底)。然而，衬底112可以是另一相对薄的衬底(例如厚度小于约