利用这样的衬底工艺的衬底产率(并且因此封装产率)通常大约为约90%。然而，在将衬底耦接到裸片之前处理衬底就可通过只允许好的(通过的)衬底耦接到好的裸片来提供更高产率封装。利用图1A-1K和/或图2A-2K所示的工艺将好衬底耦接到好裸片就可将封装广率提尚最尚达约99%或更尚。
[0042]在图1A-1K和图2A-2K所示的工艺实施例中，应当理解，芯材料102在一些实施例中可被耦接到载体100的两个侧面(例如芯材料被耦接到载体的顶部和底部二者)，并且随后的处理可利用载体的顶部和底部二者上的芯材料形成相同底部封装件(126或126’)。例如，载体100任一侧面上的芯材料102可与载体分离并随后被单独处理。此外，可由单层芯材料102在载体100的任一侧面上形成多于一个底部封装件(例如芯材料102可被用作用于载体的任一侧面上多个封装的基底层)。
[0043]图3示出了底部封装件126的一个实施例的俯视图。底部封装件126可利用图1A-1K和/或图2A-2K所示的工艺中任一者来生成。如图3所示，裸片120被定位于衬底112上，并基本上被扇出型晶圆级封装(FOWLP)布置的加强层128和端子130围绕。虽然示出了FOWLP布置，但应当理解，利用图1A-1K和/或图2A-2K所示的工艺也可想到其他晶圆封装布置。端子130可对应于(图1K和2K中所示)金属层108填充的通路106的位置。
[0044]底部封装件126可耦接到顶部封装件(例如存储器封装)以形成PoP封装件。图4示出了耦接到顶部封装件132以形成PoP封装件134的底部封装件126(图1K所示)的一个实施例。图5示出了耦接到顶部封装件132以形成PoP封装件134’的底部封装件126’(图2K所示)的一个实施例。顶部封装件132可包括例如存储器裸片或多层印刷电路板(MLB)。如图4和5所示，顶部封装件132可通过将顶部封装件上的端子136耦接到底部封装件顶部上的端子130而被耦接到底部封装件126(或126’)中的加强层128(或128’)。端子136可例如是焊球。
[0045]MLB可使用上文中为底部封装件126所述的相同工艺方法。因此，其它部件可位于与底部封装件126中的开口 116类似的开口中。例如，可在MLB中使用扇出型晶圆级封装、RF模块、SiP (系统级封装)、电阻器、电容器、或SoC。将部件放置在相应开口中可减小SMT (表面安装技术)之后的总体高度。
[0046]在一些实施例中，本文所述的底部封装件(例如底部封装件126或底部封装件126’)翻转，并且加强层耦接到印刷电路板(PCB)(例如，顶部封装件是PCB，但整个组件翻转，从而PCB在底部封装件下面)。存储器裸片然后可耦接到底部封装件的与印刷电路板相对的侧面。图8示出了耦接到印刷电路板(PCB) 140和存储器裸片142的底部封装件126 (图1K所示)的一个实施例。图9示出了耦接到PCB 140和存储器裸片142的底部封装件126’(图2K中所示)的另一个实施例。PCB 140可通过将PCB上的端子136耦接到底部封装件上的端子130而被耦接到底部封装件126(或126’)。在某些实施例中，存储器裸片142利用端子124而在底部封装件126(或126’)的非PCB侧面(现在顶部)上耦接到衬底112。存储器裸片142可例如是具有在彼此的顶部上堆叠的两个存储器裸片的存储器裸片堆叠。在一些实施例中，存储器裸片142是扇出型存储器裸片堆叠。
[0047]在某些实施例中，端子130之间的间距相对细微，如图3中所示。由于使用通路106中的金属层108来限定底部封装件126或126’上的端子130，所以细微的间距可以是可能的。利用通路106中的金属层108来限定端子130将端子提供为可在端子之间具有小间隔的柱状结构。因此，图4和5中所示顶部封装件132上的端子136可以是相对小的焊球，以在顶部封装件耦接到底部封装件126或126’时避免相邻焊球之间的桥接。
[0048]根据本说明书，本发明各个方面的其他修改和替代实施例对于本领域的技术人员而言将是显而易见的。因此，将本说明书理解为仅是示例性的并且目的是用于教导本领域的技术人员执行本发明的一般方式。应当理解，本文所示和所述的本发明形式将被当做目前优选的实施例。元素与材料可被本文所示和所述的那些元素与材料所替代，可反向部件和工艺并且可独立地利用本发明的某些特征，在受益于本发明的本说明书之后，所有这些对于本领域的技术人员而言都将是显而易见的。可在不脱离以下权利要求书中所描述的本发明的实质和范围的情况下对本文所述的元素作出修改。
【主权项】
1.一种半导体器件封装组件，包括: 衬底； 至少部分地覆盖所述衬底的顶表面的加强层，其中所述加强层包括耦接到所述衬底并且在所述加强层的顶表面处暴露的一个或多个端子，并且其中所述加强层包括暴露所述衬底的所述顶表面的至少部分的开口；和 耦接到第一衬底的所述顶表面的裸片，其中所述裸片被定位在所述加强层中的所述开口中。2.根据权利要求1所述的组件，其中所述衬底为无芯衬底。3.根据权利要求1所述的组件，其中所述衬底包括一条或多条导电迹线。4.根据权利要求1所述的组件，其中所述加强层包括芯材料、层合层和金属层。5.根据权利要求1所述的组件，其中所述加强层中的所述端子包括穿过所述加强层的至少部分地填充有金属的通路。6.根据权利要求1所述的组件，其中位于所述衬底上方的所述加强层的高度基本上类似于位于所述衬底上方的所述裸片的高度。7.—种用于形成半导体器件封装组件的方法，包括: 在载体上形成加强层； 在所述加强层上形成衬底； 从所述载体移除所述加强层和衬底； 在所述加强层中形成开口，其中所述衬底的表面的至少部分在所述开口中暴露；以及 将裸片耦接到所述衬底的所暴露的表面。8.根据权利要求7所述的方法，其中所述加强层包括芯材料，所述方法还包括形成穿过所述芯材料的一条或多条通路以及用金属至少部分地填充所述通路。9.根据权利要求7所述的方法，其中所述加强层包括芯材料，所述方法还包括利用激光烧蚀所述芯材料来形成所述开口的至少部分。10.根据权利要求7所述的方法，其中通过形成所述加强层，然后将所述加强层耦接到所述载体来在所述载体上形成所述加强层。11.根据权利要求7所述的方法，其中所述衬底包括一条或多条导电迹线，所述方法还包括在所述衬底的位于所述开口中的所述表面上暴露所述导电迹线中的至少一者，以及将所述裸片耦接到所暴露的导电迹线。12.一种半导体器件封装组件，包括: 底部封装件，所述底部封装件包括: 衬底； 至少部分地覆盖所述衬底的顶表面的加强层，其中所述加强层包括耦接到所述衬底并且在所述加强层的顶表面处暴露的一个或多个端子，并且其中所述加强层包括暴露所述衬底的所述顶表面的至少部分的开口；和 耦接到所述衬底的所述顶表面的裸片，其中所述裸片被定位在所述加强层中的所述开口中；和 顶部封装件； 其中所述顶部封装件耦接到所述加强层中的所述端子中的一个或多个端子。13.根据权利要求12所述的组件，其中所述顶部封装件包括存储器裸片。14.根据权利要求12所述的组件，其中所述顶部封装件包括印刷电路板，并且其中所述组件还包括耦接到所述衬底的底表面的存储器裸片。
【专利摘要】本发明公开了一种PoP(层叠封装)的底部封装件，该底部封装件可形成有支承薄或无芯衬底的加强层。加强层可为衬底提供硬度和刚度以提高底部封装件的硬度和刚度以及提供衬底的更好处理。加强层可利用芯材料、层合层和金属层来形成。衬底可形成在加强层上。加强层可包括尺寸设定成容纳裸片的开口。裸片可在开口中耦接到衬底的暴露表面。可使用穿过加强层的金属填充的通路来将衬底耦接到顶部封装件。
【IPC分类】H01L23/498, H01L23/13, H01L21/48
【公开号】CN105493269
【申请号】CN201480047712
【发明人】徐润忠, 翟军
【申请人】苹果公司
【公开日】2016年4月13日
【申请日】2014年8月8日
【公告号】US9305853, US20150061142, US20160172261, WO2015031030A1