半导体结构和制造半导体结构的方法
【专利说明】半导体结构和制造半导体结构的方法
[0001 ] 优先权主张
[0002]本申请案主张2013年8月12日申请的序列号为13/964,282的美国专利申请案“半导体结构和制造半导体结构的方法(SEMICONDUCTOR STRUCTURES AND METHODS OFFABRICAT1N OF SAME)”的申请日的权益。
技术领域
[0003]本发明在各种实施例中大体上涉及半导体装置设计和制造。更特定来说，本发明涉及具有三维地布置的存储器单元的存储器装置的设计和制造。
【背景技术】
[0004]半导体存储器装置可分类成易失性存储器装置和非易失性存储器装置。与易失性存储器装置相比，非易失性存储器装置(例如，快闪存储器装置)即使在移除电力时也保持所存储的数据。因此，非易失性存储器装置(例如，快闪存储器装置)广泛用于存储卡和电子装置中。归因于快速发展的数字信息技术，需要不断增大快闪存储器装置的存储器密度同时维持(如果不是减小)装置的大小。
[0005]已研究三维(3D)-NAND快闪存储器装置来增大存储器密度。3D-NAND架构包含:具有多个电荷存储结构(例如，浮动栅极、电荷陷阱或类似物)的存储器单元的堆叠;交替的控制栅极和电介质材料的堆叠；以及安置在电荷存储结构(在下文中作为实例主要称为浮动栅极)与邻近控制栅极之间的电荷阻挡材料。氧化物材料(例如，氧化硅)常规地用作电介质材料。电荷阻挡材料可为互聚电介质(IPD)材料，例如氧化物-氮化物-氧化物(0N0)材料。
[0006]图1展示可经进一步处理以形成3D-NAND快闪存储器装置的半导体结构100。半导体结构100包含:材料103上的交替控制栅极108和电介质材料105的堆叠110，材料103待用作选择装置(例如，选择门源极(SGS)或选择门漏极(SGD))的控制栅极;多个浮动栅极400;电荷阻挡材料(411、412、413)，其定位在浮动栅极400与邻近控制栅极108之间；以及沟道材料500，其延伸通过堆叠110、控制栅极材料103、电介质材料102和源极101的一部分。源极101可形成在衬底(未展示)(例如，包括单晶硅的半导体衬底)中和/或形成在衬底上。任选地，半导体结构100可包含蚀刻停止材料104。虽然未在本文中描绘，但在其它实施例中，所描绘的材料101可形成位线(例如，而不是源极)或作为位线的一部分。控制栅极108各自具有高度U。浮动栅极400各自具有高度L2。归因于在离散浮动栅极400周围存在电荷阻挡材料(411、412、413)，每一离散浮动栅极400的高度1^大约为邻近控制栅极的高度1^的一半。例如，与邻近控制栅极的高度(其为大约30nm)相比，浮动栅极在电流方向上(例如，在一串存储器单元的支柱中)的高度可为大约15nm。此外，浮动栅极不与邻近控制栅极对准。
[0007]在使用和操作期间，电荷可被捕获在iro材料的部分上，例如捕获在水平安置在浮动栅极与邻近电介质材料之间的iro材料的部分上。当iro材料为0N0材料时，电荷可被捕获在IPD材料的不处于控制栅极与浮动栅极之间的水平氮化物部分中。被捕获的电荷可(例如)通过编程、擦除或温度循环沿着iro材料迀移。iro材料的存在产生用于编程/擦除到IPD材料的氮化物材料中的直接路径，且使单元编程擦除循环降级。此电荷捕获或移动可改变存储器单元的阈值电压(vt)，或相对于不具有氮化物中的此电荷捕获的存储器单元，使增量阶跃脉冲编程(ISPP)降级。电荷捕获危害沟道特性的可控性和3D-NAND快闪存储器装置的可靠性。
[0008]为最小化水平IPD部分中的电荷捕获，希望例如通过相对于邻近控制栅极的高度增大浮动栅极的高度来减少水平iro部分的量。除减少不期望的电荷捕获之外，增大浮动栅极在通过沟道的电流方向上的高度可提供更高的沟道传导调制程度(例如，更高的开启/关闭比率)、减少的单元噪声(例如，更大的浮动栅极)和可靠性增益。将浮动栅极的高度增大到与邻近控制栅极的高度大约相同的尝试需要添加许多沉积/干式/湿式蚀刻步骤，从而导致复杂且相对昂贵的制造工艺。此外，这些额外沉积/干式/湿式蚀刻步骤通常与临界尺寸的不期望增大相关联。
[0009]因此，将为有益的是，具有用于形成具有与邻近控制栅极的高度大约相同的高度的浮动栅极的制造工艺，其利用相对少的额外动作且不危害制成结构的其它性质和性能。
【附图说明】
[0010]图1展示适合于处理3D-NAND快闪存储器装置的半导体结构；
[0011]图2到5为根据本发明的实施例的具有氧化物材料的半导体结构的形成中的各个阶段的横截面图；
[0012]图6A到6D为形成控制栅极凹陷部之后氧化物材料的各个部分的移除的放大横截面图；
[0013]图7到14为根据本发明的实施例的具有氧化物材料的半导体结构的形成中的各个阶段的横截面图；以及
[0014]图15到18为根据本发明的另一实施例的半导体结构的形成中的各个阶段的横截面图，其中交替电介质材料包括在暴露于相同蚀刻化学过程时具有不同移除速率的至少两个不同材料部分。
【具体实施方式】
[0015]以下描述提供具体细节(例如，材料类型、材料厚度和处理条件)以便提供对本发明的实施例的透彻描述。然而，所属领域的一般技术人员将理解，本发明的实施例可在不采用这些具体细节的情况下实践。实际上，本发明的实施例可结合在行业中采用的常规制造技术来实践。
[0016]此外，本文中提供的描述不形成用于形成半导体装置结构的完整工艺流程，且下文描述的半导体装置结构不形成完整的半导体装置。下文仅详细描述理解本发明的实施例所必需的那些工艺动作和结构。用于形成完整半导体装置的额外动作可通过常规制造技术来执行。并且，本申请案的附图仅用于说明性目的，且因此未必按比例绘制。图之间所共有的元件可保持相同数字标示。此外，虽然本文中描述和说明的材料可形成为层，但所述材料不限于形成为层且可以其它三维配置形成。
[0017]如本文中所使用，任何关系术语(例如，“第一”、“第二”和“第三”或“顶部”、“中间”和“底部”)是为清楚起见和便于理解本发明和附图而使用，且不暗含或取决于任何特定优先、定向或次序。应理解，虽然术语“第一”、“第二”、“顶部”、“中间”和“底部”在本文中用于描述各种元件，但这些元件不应受这些术语限制。这些术语仅用于区分一个元件与另一个元件。
[0018]如本文中使用，术语“水平”和“侧向”定义为平行于晶片或衬底的平面或表面的平面，而与所述晶片或衬底的实际定向无关。术语“垂直”是指垂直于如上文定义的水平平面的方向。术语“高度”定义为在垂直于如上文定义的水平平面的方向上结构的尺寸。
[0019]如本文中使用，术语“实质上”在参考给定参数、性质或条件时在一定程度上意味着所属领域的一般技术人员将理解，给定参数、性质或条件带有较小程度的变化(例如，在可接受的制造公差内)。
[0020]如本文中使用，术语“临界尺寸”表示且包含为了实现装置的所要性能和维持装置的性能一致性，在设计公差内的特征的尺寸。此尺寸可由于制造工艺的不同组合(其可包含但不限于光刻、蚀刻(干式/湿式)、扩散或沉积动作)而在装置结构上获得。
[0021]图2到14为形成根据本发明的一个实施例的3D-NAND快闪存储器装置的多个浮动栅极的各个阶段的横截面图。
[0022]图2展示半导体结构100，其包含:源极101;源极氧化物材料102;材料103，其待用作选择装置(例如，SGS)的控制栅极；(任选地)蚀刻停止材料104;以及(存储器单元的)交替氧化物材料105和控制栅极108的堆叠110。氧化物材料105可包含具有不同密度的多个部分，其在图2中由参考数字105a、105b、105c指示。虽然氧化物部分105a、105b、105c在图2中展示为相异，但这不一定暗示氧化物部分105a、105b、105c由不同材料形成。相反，氧化物部分105a、105b、105c可由相同材料形成但在密度上不同。以实例方式，氧化物材料105可包含顶部氧化物部分105c、中间氧化物部分105b以及底部氧化物部分105a，其中顶部氧化物部分105c和底部氧化物部分105a的密度彼此实质上相同但低于中间氧化物部分105b的密度。虽然氧化物材料105被说明为包含具有不同密度的三个部分，但氧化物材料105可包含更少的部分或更多的部分，如将更详细描述。源极101可由掺杂多晶硅、硅化钨(WSix)或用于源极的其它常规材料形成。蚀刻停止材料104可为氧化铝或其它所选择的常规蚀刻停止材料，使得可