地在图6A的空腔122中形成介电 层124。为了便于讨论，空腔122内的介电层124的部分称为介电层124a。在实施例中，介 电层124的材料与氧化物层108的材料不同。在实施例中，介电层124包括诸如Si xNy(例 如，Si3N4)的氮化硅。在实施例中，介电层124包括娃、氮和以下之一：氧、碳、氢和它们的组 合。例如，介电层124包括SiCON、SiON或SiNH。在实施例中，通过化学汽相沉积（CVD)工 艺形成介电层124。在另一实施例中，通过原子层沉积（ALD)工艺形成介电层124。例如， 可以在约20摄氏度至约500摄氏度的温度、约0. 1托至约150托的压力下并且将包含硅、 碳、氧、氮、氦、氩、氯或其他合适的气体的一种或多种气体作为前体气体来实施形成介电层 124的沉积工艺。在用于16nm FinFET工艺的实施例中，介电层124沉积至具有约丨〇A至 约丨00 A的厚度。为了促进该实施例，ALD工艺用于精确地控制介电层124的厚度。
[0031] 在操作22中，方法10(图1B)蚀刻沟槽120以暴露出鳍104。参照图8A、图8B和 图8C，其中示出了处于操作22的各个阶段的器件100的实施例，操作22涉及一个或多个 蚀刻工艺。在鳍104上方存在氧化物层108的薄层的实施例中，诸如图6A和图6B中示出 的，操作22包括两个蚀刻工艺。调节第一蚀刻工艺以去除沟槽120中的介电层124,从而暴 露出介电层124下方的氧化物层108 (例如，图8A)。调节第二蚀刻工艺以去除薄氧化物层 108,从而暴露出氧化物层108下方的鳍104 (例如，图8B)。第一和第二蚀刻工艺使用不同 的蚀刻配方。在实施例中，在约50W至约1500W的源功率、约20摄氏度至约80摄氏度的温 度、约1毫托至约100毫托的压力下并且将一种或多种气体CF 4、CH3F、CH2F2、CHF3、0 2、HBr、 He、Cl2、Ar和N2作为蚀刻气体来实施第一蚀刻工艺。在实施例中，在约50W至约1500W的 源功率、约20摄氏度至约80摄氏度的温度、约1毫托至约100毫托的压力下并且将一种或 多种气体 H2、CH4、Cl2、HBr、NF3、He、Ar、N 2、CF4、CH3F、CH2F2、(：册 3和 0 2作为蚀刻气体来实施 第二蚀刻工艺。在诸如图6C和图6D中示出的在操作18中暴露出鳍104的实施例中，操作 22去除位于间隔件部件112的侧壁上和鳍104上方的介电层124。在各个实施例中，介电 层124a保留在空腔122 (图6A至图6D)中。因此，在图8B中示出的实施例中，在操作22 之后，氧化物层108的第一部分位于介电层124a下方，并且氧化物层108的第二部分位于 间隔件部件112下方并且邻近介电层124a。FinFET 100的更多的轮廓在图11至图13中 示出并且将在之后讨论。
[0032] 图8C示出了操作22之后的器件100的立体图。比较图8C和图7A，已经在操作 22中去除介电层124的部分，从而将鳍104和隔离结构106的顶面128暴露于沟槽120中。 介电层124a保留在间隔件部件112下方，从而填充空腔122 (例如，图6A至图6D)。氧化物 层108 (例如，见图6A和图6C)的部分保留在间隔件部件112下方，邻近介电层124a。
[0033] 在操作24中，方法10(图1B)穿过沟槽120蚀刻隔离结构106。参照图9,蚀刻 隔离结构106以具有位于顶面128下方的顶面128'，从而增大位于隔离结构106之上的鳍 104的高度。在各个实施例中，隔离结构106的蚀刻受到良好地控制以实现期望的鳍高度， 从而精细调节FinFET的功函数。这对于增强或精细调节器件性能是有用的。在实施例中， 例如，表面128'蚀刻至位于表面126下方约5A至约1500人。这再次提供增强或精细调节 器件性能的益处。例如，这可以增大由源极/漏极部件116(例如，图8B)施加的应变效应。 在各个实施例中，调节蚀刻工艺以去除用于隔离结构106的材料，但是介电层124a基本上 保留。在实施例中，在约50W至约1500W的源功率、约20摄氏度至约80摄氏度的温度、约 1毫托至约100毫托的压力下并且将一种或多种气体Cl 2、HBr、NF3、He、Ar和N2作为蚀刻气 体来实施操作24。
[0034] 在操作26中，方法10(图1B)在沟槽120中形成栅极堆叠件130。参照图10A和 图10B。图10A示出了器件100的示意立体图，而图10B示出了沿着图10A的"4-4"线的器 件100的截面图。栅极堆叠件130形成在隔离结构106的表面128'上方并且在鳍104的 三侧上接合鳍104。栅极堆叠件130的侧壁邻近间隔件部件112和介电层124a。在图10B 中示出的实施例中，栅极堆叠件130的侧壁也邻近氧化物层108的部分。在各个实施例中， 栅极堆叠件130包括一个或多个金属层。间隔件部件112、介电层124a和氧化物层108共 同防止金属材料扩散至附近的区域或部件（诸如源极/漏极部件116)内。在实施例中，栅 极堆叠件130包括高k介电层和功函金属层。在实施例中，栅极堆叠件130包括界面层、介 电层、功函金属层和填充层。界面层可以包括诸如氧化硅层（Si0 2)或氮氧化硅（SiON)的 介电材料并且可以通过化学氧化、热氧化、原子层沉积（ALD)、CVD和/或其他合适的电介质 形成。介电层可以包括诸如氧化铪（Hf0 2)、A1203、氧化镧、Ti02、HfZrO、Ta 203、HfSi04、Zr02、 ZrSi02、它们的组合或其他合适的材料的高k介电材料。可以通过ALD和/或其他合适的方 法形成介电层。功函金属层可以是P型或η型功函层。示例性p型功函金属包括TiN、TaN、 Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi 2、WN、其他合适的p型功函材料或它们的组合。示 例性 η 型功函金属包括 Ti、Ag、TaAl、TaAlC、TiAIN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的 n型功函材料或它们的组合。功函金属层可以包括多个层并且可以通过CVD、PVD和/或其 他合适的工艺沉积。填充层可以包括铝（A1)、钨（W)、钴（Co)、铜（Cu)和/或其他合适的材 料。可以通过CVD、PVD、镀和/或其他合适的工艺形成填充层。可以实施CMP工艺以从栅 极堆叠件130去除过量的材料以平坦化器件100的顶面。
[0035] 图11至图13示出了操作126之后的器件100的各个轮廓。参照图11，已经通过 以上讨论的操作20至26处理如图6B所示的器件100的实施例。栅极堆叠件130接合鳍 104。栅极堆叠件130的侧壁邻近间隔件部件112、介电层124a和部分氧化物层108。具 体地，介电层124a位于氧化物层108的部分上方，氧化物层108位于鳍104上方。介电层 124a和部分氧化物层108位于间隔件部件112下方。
[0036] 参照图12,已经通过以上讨论的操作20至26处理如图6C所示的器件100的实 施例。栅极堆叠件130接合鳍104。栅极堆叠件130的侧壁邻近间隔件部件112和介电层 124a。部分氧化物层108位于间隔件部件112下方并且邻近介电层124a。
[0037] 参照图13,已经通过以上讨论的操作20至26处理如图6D所示的器件100的实 施例。栅极堆叠件130接合鳍104。栅极堆叠件130的侧壁邻近间隔件部件112和介电层 124a〇
[0038] 在图10A至图13中示出的各个实施例中，器件100具有FinFET轮廓，FinFET轮廓 有效地防止栅极堆叠件130的金属材料扩散至附近的区域（诸如源极/漏极部件116)内。 在具有氧化物层108的部分的一些情况下，介电层124a用作金属扩散阻挡层。
[0039] 在操作28中，方法10 (图1B)实施进一步的操作以形成最终器件。例如，操作28 可以形成接触件和通孔以及形成金属互连件以形成完整的1C，接触件和通孔电连接源极/ 漏极部件116和栅极堆叠件130,金属互连件将FinFET连接至器件100的其他部分。
[0040] 虽然不旨在限制，本发明的一个或多个实施例给半导体器件及其形成提供许多益 处。例如，本发明的实施例为形成FinFET轮廓提供方法，FinFET轮廓有效地阻止栅极金属 材料侵入源极/漏极区内。可以调节FinFET轮廓的实施例以扩大工艺窗口和增强器件性 能。本发明的各个实施例可以容易地集成到现有的FinFET制造流程中以用于16nm和更小 的工艺节点。
[0041] 在一个示例性方面中，本发明针对一种形成半导体器件的方法。该方法包括接收 衬底，衬底具有有源鳍、位于有源鳍上方的氧化物层、位于氧化物层上方的伪栅极堆叠件以 及位于氧化物层上方和伪栅极堆叠件的侧壁上的间隔件部件。该方法还包括去除伪栅极堆 叠件，从而产生第一沟槽。该方法还包括蚀刻第一沟槽中的氧化物层，从而产生位于间隔件 部件下方的空腔。该方法还包括在第一沟槽和空腔中沉积介电材