带隙改性Ge CMOS集成器件及其制备方法
【专利摘要】本发明涉及一种带隙改性Ge CMOS集成器件及其制备方法。该制备方法包括：选取Si衬底；在Si衬底上生长Ge薄膜层、Ge层；在Ge层上生长GeSn层；在GeSn层和Ge层内制作STI；在GeSn层表面淀积栅介质层和栅极层；刻蚀栅介质层和栅极层，形成PMOS器件和NMOS器件的栅极区；在GeSn层表面离子注入形成CMOS集成器件的PMOS器件源漏区和NMOS器件源漏区，利用应力施加装置对待改性的CMOS集成器件施加机械应力，最终形成带隙改性Ge CMOS集成器件。本发明的CMOS器件利用的沟道材料为直接带隙改性Ge材料，相对于传统Si材料载流子迁移率提高了数倍，提高了CMOS集成器件的电流驱动与频率特性。且该器件适于与光子器件实现单片光电的集成。
【专利说明】
带隙改性Ge CMOS集成器件及其制备方法
技术领域
[0001 ]本发明涉及集成电路技术领域，特别涉及一种带隙改性Ge CMOS集成器件及其制 备方法。
【背景技术】
[0002]多年以来，沿着摩尔定律提供的途径，人们一直采用对M0SFET进行等比例微缩来 增加器件速度。然而随着M0SFET尺寸的缩小，常规的等比例微缩方法遇到了以短沟道效应 为核心的一系列问题。对于互补金属氧化物半导体（Complementary Metal Oxide Semi conductor，简称CMOS)器件来说，如何提高载流子迀移率成为保持其性能的关键。应变 Si材料应用于器件虽然可以提升载流子迀移率，但是效果接近极限。而且由于Si材料的空 穴迀移率比电子迀移率低，CMOS电路的性能在很大程度上受PM0S的制约，限制了器件性能 的进一步提升。
[0003] Ge为间接带隙半导体，改性可致其转变为直接带隙半导体。改性情况下Ge载流子 迀移率显著高于Si载流子迀移率且与Si工艺兼容，既可制造高转化效率光子器件，又可用 于高速电子器件，为高速器件与电路，尤其是单片光电集成提供了又一新的技术发展途径。 因此，有关直接带隙改性Ge的相关研究已成为了当前国内外研究的热点和重点。
[0004] 高性能材料制备是器件实现的物质基础，为了实现直接带隙Ge，需要首先从理论 原理上分析给出Ge发生带隙转化的条件。目前，应力作用和合金化(形成G ei-xSnx合金)是Ge 实现带隙类型转化的主要技术手段。图1为理论研究的晶向为(〇〇1)单轴〇°张/压应变Ge导 带各能级随应力变化关系图，依据广义胡克定律和形变势原理，从图1中可以看出，在单轴 张应力达到约4.8GPa时，由于Γ谷的收缩速率比L谷快，两者的能量差会相继减小直到Ge变 成直接带隙半导体材料。同时，依据文献，合金化作用条件下Ge发生带隙类型转化，所需的 合金化Sn组份为8 %。
[0005] 然而，单纯施加应力作用时所需强度过大，目前外延技术工艺很难实现4.8GPa的 单轴应力，工艺实现难度大。而高质量Gei- xSnx合金的生长存在着诸多难点。首先，Sn在Ge中 平衡固溶度较低，约1%并且Sn的表面自由能比Ge的小，从而使得Sn非常容易分凝到表面。 其次，当温度高于13.2°C时，Sn将发生相变，从金刚石结构的a-Sn转变为体心四方结构的b-Sn。再次，Ge和a-Sn的晶格失配度高达14.7%，也不利于6〇 1-41^合金的生长。
[0006] 因此，如何解决直接带隙改性Ge材料制备技术，并进一步实现直接带隙改性Ge CMOS已成为本领域需要解决的技术问题。
【发明内容】
[0007] 因此，为解决现有技术存在的技术缺陷和不足，本发明提出一种带隙改性Ge CMOS 集成器件及其制备方法。
[0008] 具体地，本发明一个实施例提出的一种带隙改性Ge CMOS集成器件的制备方法，包 括：
[0009] S101、选取晶向为(001)的Si衬底；
[0010] S102、在275°C~325°C温度下，利用分子束外延方式在所述Si衬底上生长50nm的 Ge薄膜层；
[00?1 ] S103、在500°C~600°C温度下，在所述Ge薄膜层上淀积900nm~950nm的Ge层；
[0012] S104、在出气氛中，750°C~850°C温度下对所述Ge层进行退火处理，退火处理时间 为10~15分钟；
[0013] S105、使用稀氢氟酸和去离子水循环清洗所述Ge层；
[0014] S106、利用分子束外延方式，在温度为90°C~100°C，基准压力为3X10-1Qtorr的生 长环境下，选取纯度为99.9999 %的Ge和99.9999 %的Sn分别作为Ge源和Sn源，在所述Ge层 上生长形成40nm~50nm的Geo. 99Sn〇. οι层；
[0015] S107、在400~500°C温度下注入P离子，注入时间为200s，注入剂量为1X1013~5X 1013cm-2，能量 30keV，形成N型的所述 Geo. 99Sn〇. 01 层；
[0016] S108、光刻浅槽隔离区，并利用干法刻蚀工艺刻蚀形成深度为100~150nm的隔离 浅槽；
[0017] S109、利用CVD工艺在所述隔离浅槽内淀积Si02并将所述隔离浅槽填满；
[0018] S110、在所述Si02表面利用CVD工艺淀积厚度为20~30nm的SiN，并利用CMP工艺去 除淀积的20~30nm的SiN以保留所述隔离浅槽上方的部分SiN;
[0019] Sill、利用各向异性的干法刻蚀工艺刻蚀掉表面多余的Si02,形成STI;
[0020] S112、利用光刻胶有选择性的覆盖表面的部分区域，采用离子注入工艺注入B离 子，形成P型区域，以用于制备所述CMOS集成器件的NM0S器件；
[0021 ] SI 13、在600~1000 °C的出环境中加热，以修复离子注入造成的Si表面晶体损伤；
[0022] S114、在所述Ge〇.99Sn〇.()i层表面生长一层厚度为2nm~10nm的Hf〇2作为栅氧化层；
[0023] S115、在所述栅氧化层表面淀积厚度为110nm的TaN作为栅介质层；
[0024] S116、利用选择性刻蚀工艺刻蚀所述栅介质层和所述栅氧化层形成所述CMOS集成 器件的PM0S器件栅极区和NM0S器件栅极区；
[0025] S117、采用离子注入工艺，对匪0S器件的源漏区进行As注入，形成匪0S器件源漏 区；
[0026] S118、采用离子注入工艺，对PM0S器件的源漏区进行BF2+注入，形成PM0S器件源漏 区；
[0027] S119、利用电子束蒸发工艺淀积厚度为10nm~20nm的Ni，在250°C氮气环境下快速 热退火处理30s形成NiGeSn合金，H2S〇4选择性湿法刻蚀去除多余的Ni，分别形成PM0S器件的 源漏接触区和NM0S器件的源漏接触区，从而形成待施加机械应力的CMOS集成器件；
[0028] S120、将所述待施加机械应力的CMOS集成器件抛光减薄至50um;
[0029] S121、将所述待施加机械应力的CMOS集成器件贴附在单轴张应力施加装置的铝箱 载片上；
[0030] S122、将所述铝箱载片贴附并固定在所述单轴张应力机械施加装置的底座上，由 所述单轴张应力施加装置施加机械应力后最终形成所述带隙改性Ge CMOS集成器件。
[0031] 本发明另一个实施例提出的一种带隙改性Ge CMOS集成器件，包括Si衬底层、Ge薄 膜层、Ge层、Geo.99Sn〇.οι层、Hf〇2栅介质层、TaN栅极层以及NiGeSn源漏极层;其中，所述带隙 改性Ge CMOS集成器件由上述实施例所述的方法制备形成。
[0032]本发明另一个实施例提出的一种带隙改性Ge CMOS集成器件的制备方法，包括： [0033] 选取Si衬底；
[0034]在第一温度下，在所述Si衬底上生长Ge薄膜层；
[0035]在第二温度下，在所述Ge薄膜层上生长Ge层；
[0036] 在所述Ge层上生长GeSn层；
[0037] 在所述GeSn层和所述Ge层内制作STI;
[0038]在所述GeSn层表面淀积栅介质层和栅极层；
[0039]刻蚀所述栅介质层和所述栅极层，形成所述CMOS集成器件的PM0S器件栅极区和 NM0S器件栅极区；
[0040] 在所述GeSn层表面离子注入形成所述CMOS集成器件的PM0S器件源漏区和匪0S器 件源漏区，以形成待改性的CMOS集成器件；
[0041 ]利用应力施加装置对所述待改性的CMOS集成器件施加机械应力，最终形成所述带 隙改性Ge CMOS集成器件。
[0042] 在发明的一个实施例中，所述第一温度为275 °C~325 °C ;所述第二温度为500 °C~ 600。。。
[0043]在本发明的一个实施例中，在所述Ge层上生长GeSn层，包括：
[0044] 利用分子束外延方式，在温度为90°C~100°C，基准压力为3Xl(T1()t〇rr的生长环 境下，选取纯度为99.9999 %的Ge和99.9999 %的Sn分别作为Ge源和Sn源，在所述Ge层上生 长形成40nm~50nm的Geo. 99Sn〇. οι材料；
[0045] 在400~500°C温度下注入P离子，注入时间为200s，注入剂量为1 X 1013~5X 1013cm-2,能量 30keV，形成 N 型的 Ge0.99Sn0.01 层。
[0046] 在本发明的一个实施例中，在所述GeSn层和所述Ge层内制作STI，包括：
[0047]在所述GeSn层表面光刻浅槽隔离区，并利用干法刻蚀工艺刻蚀形成隔离浅槽； [0048]利用CVD工艺在所述隔离浅槽内淀积Si02并将所述隔离浅槽填满；
[0049] 在所述Si02表面利用CVD工艺淀积一定厚度的SiN，并利用CMP工艺去除所述一定 厚度的SiN以保留所述隔离浅槽上方的部分SiN;
[0050] 利用各向异性的干法刻蚀工艺刻蚀掉表面多余的Si02,形成所述STI。
[0051] 在本发明的一个实施例中，在所述GeSn层表面淀积栅介质层和栅极层，包括：
[0052]在所述GeSn层表面生长Hf02作为栅氧化层；
[0053]在所述栅氧化层表面淀积TaN作为栅介质层。
[0054]在本发明的一个实施例中，在所述GeSn层表面离子注入形成所述CMOS集成器件的 PM0S器件源漏区和NM0S器件源漏区，以形成待改性的CMOS集成器件，包括：
[0055] 采用离子注入工艺，对NM0S器件的源漏区进行As注入，形成NM0S器件源漏区；
[0056] 采用离子注入工艺，对PM0S器件的源漏区进行BF2+注入，形成PM0S器件源漏区； [0057]利用电子束蒸发工艺淀积厚度为10nm~20nm的Ni，在250°C氮气环境下快速热退 火处理30s形成NiGeSn合金，H 2S〇4选择性湿法刻蚀去除多余的Ni，分别形成PM0S器件的源 漏接触区和NM0S器件的源漏接触区，从而形成所述待改性的CMOS集成器件。
[0058]在本发明的一个实施例中，利用应力施加装置对所述待改性的CMOS集成器件施加 机械应力，包括：
[0059] 将所述待改性的CMOS集成器件贴附在单轴张应力施加装置的铝箱载片上；
[0060] 将所述铝箱载片贴附并固定在所述单轴张应力机械施加装置的底座上，由所述单 轴张应力施加装置施加机械应力。
[0061] 本发明另一个实施例提出的一种带隙改性Ge CMOS集成器件，Si衬底层、Ge薄膜 层、Ge层、GeQ.99Sno.Qi层、Hf〇2栅介质层、TaN栅极层以及NiGeSn源漏极层；其中，所述带隙改 性Ge CMOS集成器件由上述实施例所述的方法制备形成。
[0062] 上述实施例，采用合金化与应力共作用的方式实现Ge带隙类型的转化，克服了单 纯依靠合金化和单纯依靠应力致Ge带隙类型转化固溶度低和应力强度大而导致的工艺难 度大的问题；另外，利用机械拉伸的方法制得的具有直接带隙的Ge材料具有较高的单晶质 量;其次，本发明基于Si衬底制备直接带隙改性Ge材料与CMOS器件，制备过程中除最后应力 施加工艺外，其他工艺均与现有Si工艺兼容，且本发明制备的CMOS器件使用了相同的沟道 材料，整体制备技术简单、实用，具有制造成本低和工艺难度小的优点;再次，本发明的带隙 改性Ge材料可以应用于光子器件，转换效率高，性能提升，可以在同一有源层单片实现光电 集成，且该CMOS利用的沟道材料为直接带隙改性Ge材料，相对于传统Si材料载流子迀移率 提高了数倍，从而提高了 CMOS器件的电流驱动与频率特性。
[0063]通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知 道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考 附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念 地说明此处描述的结构和流程。
【附图说明】
[0064]下面将结合附图，对本发明的【具体实施方式】进行详细的说明。
[0065]图1为理论研究的晶向为(001)单轴0°张/压应变Ge导带各能级随应力变化关系 图；
[0066]图2为本发明实施例提供的一种直接带隙Ge CMOS集成器件的制备方法流程图； [0067]图3为本发明实施例提供的一种晶向（001)单轴应变Gei-xSnx合金导带各能级变化 情况不意图；
[0068]图4a_图4u为本发明实施例提供的一种直接带隙Ge CMOS集成器件的制备方法示 意图；
[0069]图5为本发明实施例提供的一种单轴张应力弯曲芯片装置；
[0070] 图6为本发明实施例提供的一种单轴张应力弯曲芯片装置的侧视图。
【具体实施方式】
[0071] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明 的【具体实施方式】做详细的说明。
[0072] 实施例一
[0073] 请参见图2,图2为本发明实施例提供的一种直接带隙Ge CMOS集成器件的制备方 法流程图；该方法包括如下步骤：
[0074] 步骤(a)、选取Si衬底；
[0075] 步骤(b)、在第一温度下，在所述Si衬底上生长Ge薄膜层；
[0076] 步骤(c)、在第二温度下，在所述Ge薄膜层上生长Ge层；
[0077] 步骤(d)、在所述Ge层上生长GeSn层；
[0078] 步骤(e)、在所述GeSn层和所述Ge层内制作STI;
[0079]步骤(f)、在所述GeSn层表面淀积栅介质层和栅极层；
[0080]步骤(g)、刻蚀所述栅介质层和所述栅极层，形成所述CMOS集成器件的PM0S器件栅 极区和NM0S器件栅极区；
[0081] 步骤(h)、在所述GeSn层表面离子注入形成所述CMOS集成器件的PM0S器件源漏区 和NM0S器件源漏区，以形成待改性的CMOS集成器件；
[0082]步骤(i )、利用应力施加装置对所述待改性的CMOS集成器件施加机械应力，最终形 成所述带隙改性Ge CMOS集成器件。
[0083]其中，在步骤(b)和步骤(c)中，所述第一温度低于所述第二温度。即相对而言，第 一温度为低温，而第二温度为高温。例如，第一温度为275°C~325°C;第二温度为500°C~ 600。。。
[0084] 其中，对于步骤(d)，具体工艺可以为：
[0085] 利用分子束外延方式，在温度为90°C~100°C，基准压力为3Xl(T1()t 〇rr的生长环 境下，选取纯度为99.9999 %的Ge和99.9999 %的Sn分别作为Ge源和Sn源，在所述Ge层上生 长形成 40nm ~50nm 的 Geo. 99Sn〇. οι 层；
[0086] 在400~500°C温度下注入P离子，注入时间为200s，注入剂量为1 X 1013~5X 1013cm-2，能量 30keV，形成N型的所述 Geo. 99Sn〇. 01 层。
[0087] 可选地，步骤(e)包括：
[0088]在所述GeSn层表面光刻浅槽隔离区，并利用干法刻蚀工艺刻蚀形成隔离浅槽； [0089]利用CVD工艺在所述隔离浅槽内淀积Si02并将所述隔离浅槽填满；
[0090] 在所述Si02表面利用CVD工艺淀积一定厚度的SiN，并利用CMP工艺去除所述一定 厚度的SiN以保留所述隔离浅槽上方的部分SiN;
[0091] 利用各向异性的干法刻蚀工艺刻蚀掉表面多余的Si02,形成所述STI。
[0092] 可选地，步骤(f)包括：
[0093]在所述GeSn层表面生长Hf02作为栅氧化层；
[0094]在所述栅氧化层表面淀积TaN作为栅介质层。
[0095] 其中，对于步骤(h)，具体工艺可以为：
[0096] 采用离子注入工艺，对NM0S器件的源漏区进行As注入，形成NM0S器件源漏区；
[0097] 采用离子注入工艺，对PM0S器件的源漏区进行BF2+注入，形成PM0S器件源漏区； [0098] 利用电子束蒸发工艺淀积厚度为10nm~20nm的Ni，在250°C氮气环境下快速热退 火处理30s形成NiGeSn合金，H 2S〇4选择性湿法刻蚀去除多余的Ni，分别形成PM0S器件的源漏 接触区和NM0S器件的源漏接触区，从而形成所述待改性的CMOS集成器件。
[0099]另外，对于步骤(i )，具体方式可以为：
[0100]将所述待改性的CMOS集成器件贴附在单轴张应力施加装置的铝箱载片上；
[0101]将所述铝箱载片贴附并固定在所述单轴张应力机械施加装置的底座上，由所述单 轴张应力施加装置施加机械应力。
[0102] 请参见图1，硅基GeSn合金的材料生长存在着许多困难。首先，Sn非常不稳定，当温 度高于13.2°C时便会从半导体的α相变成金属的β相。其次，由于Sn在Ge中的平衡固溶度很 小（<l%)、Sn的表面自由能比Ge的小，因此Sn非常容易发生分凝。最后，GeSn和Si之间具有 很大的晶格失配(4.2~19.5% ) jeSn合金的外延生长方法有分子束外延(Molecular Beam Epitaxy，简称MBE)和超高真空化学气相淀积(UHV/CVD)两种，这两种方法都能够在一定程 度上克服上述这些难题，生长出亚稳的单晶GeSn合金。但由于UHV/CVD生长GeSn合金要用到 的一种特殊的Sn气体源（SnD 4)，目前该气体源不易合成且工艺复杂，因此本发明采用分子 束外延(MBE)法生长GeSn。
[0103] 请参见图3,图3为本发明实施例提供的一种晶向（001)单轴应变Gei-xSnx合金导带 各能级变化情况示意图。合金化与张应力共作用情况下，可实现低Sn组分条件下Ge带隙类 型的转变(变化的临界线为图中黑色线条）。依据计算结果，实现带隙类型转化可选择5%Sn 组分+lGPa、3 % Sn组份+1.5GPa、1 % Sn组份+3.3GPa的组合，本发明选择更易于工艺的实现 的1 % Sn组份+3.3GPa组合制备直接带隙Ge CMOS集成器件。
[01 04]综上所述，本发明的制备方法具有如下优点：
[0105] 1.本发明采用合金化与应力共作用的方式实现Ge带隙类型的转化，克服了单纯 依靠合金化和单纯依靠应力致Ge带隙类型转化固溶度低和应力强度大而导致的工艺难度 大的问题；
[0106] 2.本发明利用机械拉伸的方法制得的具有直接带隙的Ge材料具有较高的单晶质 量；
[0107] 3.本发明基于Si衬底制备直接带隙改性Ge材料与CMOS器件，制备过程中除最后应 力施加工艺外，其他工艺均与现有Si工艺兼容。且本发明制备的CMOS器件使用了相同的沟 道材料，整体制备技术简单、实用，具有制造成本低和工艺难度小的优点；
[0108] 4.本发明CMOS利用的沟道材料为直接带隙改性Ge材料，相对于传统Si材料载流子 迀移率提高了数倍，从而提高了 CMOS器件的电流驱动与频率特性。同时，该带隙改性Ge材料 可以应用于光子器件，转换效率高，性能提升，可以在同一有源层单片实现光电集成。
[0109] 实施例二
[0110]请参见图4a-图4u，图4a-图4u为本发明实施例提供的一种直接带隙Ge CMOS集成 器件的制备方法示意图，在上述实施例的基础上，本实施例将较为详细地对本发明的工艺 流程进行介绍。该方法包括：
[0111] s 101、衬底选取。如图4a所示，选取晶向为(001)的S i衬底片201作为原始材料；
[0112] S102、利用分子束外延(MBE)的方法，在Si衬底201上，以低、高温两步法生长晶向 为(001)的η型Ge薄膜，掺杂浓度为1 X 1016~5X 1016cm-3。具体地：
[0113] S1021、如图4b所示，在275~325°C下生长一层50nm厚的"低温"Ge((LT-Ge)薄膜 202。大部分弹性应力的弛豫发生在小于10纳米的低温Ge层，但为避免晶体质量损失需要厚 度较大（大于27nm)的低温Ge层。因此本发明将LT-Ge层设定为50nm，这个厚度完全适合于 HT-Ge层在其表面的后续增长。同时，低的生长温度同时抑制了三维Ge岛的形成和位错形成 的弛豫应力。
[0114] S1022、如图4c所示，在500~600°C的生长温度下，淀积900~950nm的Ge层203。
[0115] S1023、为提高晶格质量，在H2气氛中750~850°C下退火（在一个固定的温度或循 环中），不超过10~15分钟。在H2气氛退火的情况下，Ge原子在表面的扩散加快。
[0116] S1024、使用稀氢氟酸(HF(DHF):H20 = 1:5)和去离子(DI)的水循环清洗Ge薄膜。
[0117] S103、如图4(1所示，采用分子束外延(MBE)的方法，在温度为90°C~100°C、生长室 基准压力为3 X 10-10torr的生长环境下，选取纯度为99.9999%Ge和99.9999 % Sn分别为Ge 源和Sn源，在Ge衬底上生长p型自掺杂10~20nm的Geo. 99Sn〇. Q1材料204;
[0118] S104、在温度为400~500 °C下注入磷离子，注入时间为200s，注入剂量为1~5 X 1013cm-2,能量 30keV，使 GeojSno.tn 为η 型；
[0119] S105、制作隔离区。具体如下：
[0120] S1051、如图4e所示，光刻浅槽隔离区，利用干法刻蚀工艺，在源漏隔离区刻蚀出深 度为100~150nm的浅槽205;
[0121] S1052、如图4f所示，利用CVD的方法，在750~850°C下，在表面淀积30~50nm的二 氧化硅(Si02) 206，将浅槽内填满；
[0122] S1053、如图4g所示，利用CVD的方法在表面淀积20~30nm的氮化硅(SiN)207;
[0123] S1054、如图4h所示，利用CMP方法，将表面20~30nm以上的Si02与SiN除去；
[0124] S1055、如图4i所示，利用各向异性的干法刻蚀刻蚀掉表面多余的氧化层，形成浅 槽隔离；
[0125] S106、制作P阱：
[0126] S1061、如图4j所示，光刻胶208成型以阻挡离子注入，再注入高能硼离子，形成局 部P型区域，用于制造 NM0S管；
[0127] S1062、如图4k所示，去除光刻胶；
[0128] S1063、退火。在600~1000°C的H2环境中加热，以修复离子注入造成的Si表面晶体 损伤。
[0129] S107、制作 PM0S 与 NM0S 栅极：
[0130] S1071、如图41所示，生长一层厚度为2~10nm的栅氧化层Hf02209;
[0131] S1072、如图4m所示，利用化学气相淀积(CVD)的方法在750~850 °C下，表面淀积一 层11 Onm厚的氮化钽(TaN) 210;
[0132] S1073、如图4n所示，光刻胶211成型，并刻蚀掉多余的氮化钽(TaN)210;
[0133] S1074、如图4〇所示，除去光刻胶211;
[0134] S108、制作 NM0S 与 PM0S 源漏极：
[0135] S1081、如图4p所示，在氮化钽表面生长薄氧化层212,用于缓冲隔离氮化钽，然后 在制定区域涂胶；
[0136] S1082、匪0S源漏注入。如图4q所示，采用离子注入工艺，对匪0S的源漏区进行砷 (As)注入，形成重掺杂的源漏区213;
[0137] S1083、除去原先区域的光刻胶，在指定区域涂胶；
[0138] S1084、PM0S源漏注入。如图4r所示，采用离子注入工艺，对PM0S的源漏区进行BF2+ 注入，形成重掺杂的源漏区214;
[0139] S1085、除去光刻胶，退火。
[0140] S109、制作源漏接触电极：
[0141] S1091、如图4s所示，使用HF溶液除去表面氧化物；
[0142] S1092、如图4t所示，利用电子束蒸发淀积10~20nm厚的Ni215,在250°C氮气环境 下快速热退火(RTA)30s形成NiGeSn合金216,减小串联电阻；
[0143] S1093、如图4u所示，用96 %浓度的浓硫酸(H2S〇4)选择性湿法去除过量的Ni。
[0144] S110、对CMOS器件施加单轴应力。具体工艺步骤包括：
[0145] S1101、将制得的4英寸Si片抛光减薄至50um。
[0146] S1102、在将芯片粘到铝箱上弯曲之前，首先应计算其受机械应力时的晶格形变 量。晶格形变量计算公式的具体推导过程如下：
[0148] 其中，ε表示晶格形变量，R表示芯片的曲率半径，α表示芯片的弯曲度，t表示减薄 后的芯片厚度。
[0149] T = 3 · 3GPa，取0度时，应变的形变量ε为0 · 03，经过计算得，R = 16 · 67 cm。
[0150] 由于芯片粘贴在铝箱载片之上，因此芯片的曲率半径与载片的曲率半径大小相 同。经过计算，可令铝箱弯曲度为50度，此时底座宽制作为14cm即可满足芯片所需的应变 量。
[0151] S1103、请参见图5和图6,图5为本发明实施例提供的一种单轴张应力弯曲芯片装 置，图6为本发明实施例提供的一种单轴张应力弯曲芯片装置的侧视图。该装置包括两个部 分:底座1和铝箱载片2。其中，底座1位于本装置最下方，将Si片用耐高温胶粘贴在铝箱2上， 并将铝箱2粘到底座1上弯曲固定。GeSn受到3.3GPa的单轴拉应力改性，此时便得到本发明 的直接带隙Ge CMOS集成器件。
[0152] 综上所述，本文中应用了具体个例对本发明直接带隙Ge CMOS集成器件及其制备 方法的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及 其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在【具体实施方式】及应 用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的 保护范围应以所附的权利要求为准。
【主权项】
1. 一种带隙改性Ge CMOS集成器件的制备方法，其特征在于，包括： 5101、 选取晶向为(001)的Si衬底； 5102、 在275°C~325°C温度下，利用分子束外延方式在所述Si衬底上生长50nm的Ge薄 膜层； 5103、 在500 °C~600 °C温度下，在所述Ge薄膜层上淀积900nm~950nm的Ge层； 5104、 在出气氛中，750 °C~850 °C温度下对所述Ge层进行退火处理，退火处理时间为10 ~15分钟； 5105、 使用稀氢氟酸和去离子水循环清洗所述Ge层； 5106、 利用分子束外延方式，在温度为90°C~100°C，基准压力为3 X 10_1()torr的生长环 境下，选取纯度为99.9999 %的Ge和99.9999 %的Sn分别作为Ge源和Sn源，在所述Ge层上生 长形成 40nm ~50nm 的 Geo. 99Sn〇. οι 层； 5107、 在400~500°C温度下注入P离子，注入时间为200s，注入剂量为1X1013~5X 1013cm-2，能量 30keV，形成N型的所述 Geo. 99Sn〇. 01 层； 5108、 光刻浅槽隔离区，并利用干法刻蚀工艺刻蚀形成深度为100~150nm的隔离浅槽； 5109、 利用CVD工艺在所述隔离浅槽内淀积Si02并将所述隔离浅槽填满； 5110、 在所述Si02表面利用CVD工艺淀积厚度为20~30nm的SiN，并利用CMP工艺去除淀 积的20~30nm的SiN以保留所述隔离浅槽上方的部分SiN; 5111、 利用各向异性的干法刻蚀工艺刻蚀掉表面多余的Si02,形成STI; 5112、 利用光刻胶有选择性的覆盖表面的部分区域，采用离子注入工艺注入B离子，形 成P型区域，以用于制备所述CMOS集成器件的NM0S器件； 5113、 在600~1000 °C的出环境中加热，以修复离子注入造成的S i表面晶体损伤； 5114、 在所述GeQ.99Sno.Qi层表面生长一层厚度为2nm~10nm的Hf〇2作为栅氧化层； 5115、 在所述栅氧化层表面淀积厚度为110nm的TaN作为栅介质层； 5116、 利用选择性刻蚀工艺刻蚀所述栅介质层和所述栅氧化层形成所述CMOS集成器件 的PM0S器件栅极区和NM0S器件栅极区； 5117、 采用离子注入工艺，对NM0S器件的源漏区进行As注入，形成NM0S器件源漏区； 5118、 采用离子注入工艺，对PM0S器件的源漏区进行BF2+注入，形成PM0S器件源漏区； 5119、 利用电子束蒸发工艺淀积厚度为10nm~20nm的Ni，在250°C氮气环境下快速热退 火处理30s形成NiGeSn合金，H 2S〇4选择性湿法刻蚀去除多余的Ni，分别形成PM0S器件的源漏 接触区和NM0S器件的源漏接触区，从而形成待施加机械应力的CMOS集成器件； 5120、 将所述待施加机械应力的CMOS集成器件抛光减薄至50um; 5121、 将所述待施加机械应力的CMOS集成器件贴附在单轴张应力施加装置的铝箱载片 上； 5122、 将所述铝箱载片贴附并固定在所述单轴张应力机械施加装置的底座上，由所述 单轴张应力施加装置施加机械应力后最终形成所述带隙改性Ge CMOS集成器件。2. -种带隙改性Ge CMOS集成器件，其特征在于，包括Si衬底层、Ge薄膜层、Ge层、 Geo.99SnQ.Q1层、Hf02栅介质层、TaN栅极层以及NiGeSn源漏极层;其中，所述带隙改性Ge CMOS 集成器件由权利要求1所述的方法制备形成。3. -种带隙改性Ge CMOS集成器件的制备方法，其特征在于，包括： 选取Si衬底； 在第一温度下，在所述Si衬底上生长Ge薄膜层； 在第二温度下，在所述Ge薄膜层上生长Ge层； 在所述Ge层上生长GeSn层； 在所述GeSn层和所述Ge层内制作STI; 在所述GeSn层表面淀积栅介质层和栅极层； 刻蚀所述栅介质层和所述栅极层，形成所述CMOS集成器件的PMOS器件栅极区和NMOS器 件栅极区； 在所述GeSn层表面离子注入形成所述CMOS集成器件的PM0S器件源漏区和匪0S器件源 漏区，以形成待改性的CMOS集成器件； 利用应力施加装置对所述待改性的CMOS集成器件施加机械应力，最终形成所述带隙改 性Ge CMOS集成器件。4. 如权利要求3所述的方法，其特征在于，所述第一温度为275°C~325°C;所述第二温 度为 500°C ~600°C。5. 如权利要求3所述的方法，其特征在于，在所述Ge层上生长GeSn层，包括： 利用分子束外延方式，在温度为90 °C~100°C，基准压力为3 X l(T1()t〇rr的生长环境下， 选取纯度为99.9999 %的Ge和99.9999 %的Sn分别作为Ge源和Sn源，在所述Ge层上生长形成 40nm ~50nm 的 Geo. 99&10. οι 层； 在400~500°C温度下注入P离子，注入时间为200s，注入剂量为1X1013~5X1013cm_ 2， 能量30keV，形成N型的Geo. 99Sn〇. οι层。6. 如权利要求3所述的方法，其特征在于，在所述GeSn层和所述Ge层内制作STI，包括： 在所述GeSn层表面光刻浅槽隔离区，并利用干法刻蚀工艺刻蚀形成隔离浅槽； 利用CVD工艺在所述隔离浅槽内淀积Si02并将所述隔离浅槽填满； 在所述Si02表面利用CVD工艺淀积一定厚度的SiN，并利用CMP工艺去除所述一定厚度的 SiN以保留所述隔离浅槽上方的部分SiN; 利用各向异性的干法刻蚀工艺刻蚀掉表面多余的Si02,形成所述STI。7. 如权利要求3所述的方法，其特征在于，在所述GeSn层表面淀积栅介质层和栅极层， 包括： 在所述GeSn层表面生长Hf〇2作为栅氧化层； 在所述栅氧化层表面淀积TaN作为栅介质层。8. 如权利要求3所述的方法，其特征在于，在所述GeSn层表面离子注入形成所述CMOS集 成器件的PM0S器件源漏区和NM0S器件源漏区，以形成待改性的CMOS集成器件，包括： 采用离子注入工艺，对NM0S器件的源漏区进行As注入，形成NM0S器件源漏区； 采用离子注入工艺，对PM0S器件的源漏区进行BF2+注入，形成PM0S器件源漏区； 利用电子束蒸发工艺淀积厚度为l〇nm~20nm的Ni，在250°C氮气环境下快速热退火处 理30s形成NiGeSn合金，H2S〇4选择性湿法刻蚀去除多余的Ni，分别形成PM0S器件的源漏接触 区和NM0S器件的源漏接触区，从而形成所述待改性的CMOS集成器件。9. 如权利要求3所述的方法，其特征在于，利用应力施加装置对所述待改性的CMOS集成 器件施加机械应力，包括： 将所述待改性的CMOS集成器件贴附在单轴张应力施加装置的铝箱载片上； 将所述铝箱载片贴附并固定在所述单轴张应力机械施加装置的底座上，由所述单轴张 应力施加装置施加机械应力。10.-种带隙改性Ge CMOS集成器件，其特征在于，Si衬底层、Ge薄膜层、Ge层、 Geo.99Sn〇.Q1层、Hf02栅介质层、TaN栅极层以及NiGeSn源漏极层;其中，所述带隙改性Ge CMOS 集成器件由权利要求3~9任一项所述的方法制备形成。
【文档编号】H01L21/8238GK106024717SQ201610349042
【公开日】2016年10月12日
【申请日】2016年5月24日
【发明人】曹世杰, 宣荣喜, 魏青, 宋建军, 胡辉勇, 张鹤鸣
【申请人】西安电子科技大学