接。互连引线108还用于与外部电路之间的电连接，例如作为信号端I/O。
[0034]在该实施例的容性二极管组件中，采用导电通道107将外延层103和半导体衬底101彼此短接，使得掺杂区110、外延层103、导电通道107和半导体衬底101之间的电流路径(如图中虚线箭头所示)上仅存在一个PN结。因而，掺杂区110和外延层103之间形成第一二极管的PN结，半导体衬底101和外延层103之间形成第二二极管的PN结，从而分别实现第一二极管和第二二极管的基本结构。
[0035]在半导体衬底101的背面形成背面金属层160，作为接地端GND。第一二极管和第二二极管采用半导体衬底101和互连引线108反向并联连接。
[0036]该容性二极管组件包括反向并联的第一二极管和第二二极管，利用二极管正向的低压降和低导通电阻的特性实现超低电容双向整流的电特性。该容性二极管组件可以作为无极性的电容用于单向或双向TVS器件。
[0037]图2a至2g示出根据本实用新型第二实施例的容性二极管组件的制造方法各个阶段的截面图。在下文的描述中，将描述半导体材料的导电类型具体为P型和N型之一。可以理解，如果反转各个半导体材料的导电类型，也可以获得相同功能的半导体器件。
[0038]如图2a所示，在P++型半导体衬底101上依次形成N-型外延层103和绝缘层120。
[0039]半导体衬底101例如是单晶硅衬底，N型外延层103例如是硅外延层，并且分别采用合适的掺杂剂掺杂成期望的导电类型。为了形成P型或N型半导体层或区域，可以在半导体层和区域中掺入相应类型的掺杂剂。例如，P型掺杂剂包括硼，N型掺杂剂包括磷或砷。在该实施例中，半导体衬底101为掺杂浓度为1019cm 3量级的重掺杂P++衬底，其电阻率约为 0.004 ?0.006 Ω.cm。
[0040]外延层103可以采用已知的沉积工艺形成。例如，沉积工艺可以是选自电子束蒸发(EBM)、化学气相沉积(CVD)、原子层沉积(ALD)、溅射中的一种。在该实施例中，外延层103为轻掺杂N-外延层，其电阻率不小于5.5 Ω.cm,厚度不小于5.5 μ m。
[0041]绝缘层120可以采用溅射或热氧化形成。例如，绝缘层120是热氧化形成的氧化硅层，在后续的掺杂步骤中，绝缘层120作为保护层，并且将作为最终器件的层间绝缘层。
[0042]随后，在外延层中制作P+型的隔离区104，如图2b所示。该隔离区104限定两个二极管的有源区，并且将两个二极管的有源区彼此隔离。在该实施例中，隔离区104例如为B3。乳胶源工艺制作的掺杂浓度为4.0\1019(^3的？++隔离区。隔离区104形成于外延层103中并延伸至半导体衬底101。所述隔离区将与半导体衬底101相连从背面引出。隔离区浓度将影响整流器件的导通电阻，本领域技术人员可根据器件需求控制隔离区浓度，但过低的隔离区浓度将严重制约整流器件的电流能力，因此应控制在不小于1019cm 3数量级。
[0043]随后，在第一二极管的有源区中制作P++型的掺杂区110，如图2c所示。在该实施例中，掺杂区110为乳胶源扩散形成的浓度为1.0 X 1018?9.9 X 10 19cm 3的浓硼扩散区。本领域技术人员可根据实际加工条件使用离子注入或其他扩散方法形成所述掺杂区110。所述掺杂区110浓度应不小于所述外延层103的掺杂浓度。
[0044]随后，在第二二极管的有源区制作N++掺杂区111，以及在第一二极管的有源区制作N++掺杂区112，如图2d所示。所述掺杂区112横跨第一有源区和隔离区的周边部分之间的界面。优选地，掺杂区112还围绕掺杂区110，从而形成电压中止环。在该实施例中，掺杂区112为磷扩散工艺制作的浓度约为8.0X1019cm 3?2.0X 10 20cm 3的N++掺杂区。
[0045]本领域技术人员应当理解，可以合理设计各掺杂区的位置、大小和掺杂浓度以控制整流管的电容，得到符合要求的超低电容容性二极管组件。
[0046]随后打开绝缘层120上的通道孔和引线电极孔，如图2e所示。需要注意的是所述引线电极孔须保留一个可同时暴露出掺杂区112和隔离区104的接触窗口。
[0047]在绝缘层120上形成通道孔之后，进一步地经由该孔蚀刻外延层103和半导体衬底101的一部分，直到进入半导体衬底101的预定深度处停止。
[0048]随后，制作导电通道和互连引线，如图2f所示。导电通道107穿过绝缘层120和外延层103，进入半导体衬底101中。在该实施例中，使用金属铝作为导电通道和互连引线。导电通道107将外延层103和半导体衬底101短路电连接。互连引线108将制作在第一有源区的掺杂区110和制作在第二有源区的掺杂区111电连接，并且可被引出作为信号端1/0。
[0049]随后，将芯片减薄和背面金属化，如图2g所示。在半导体衬底101的背面形成背面金属层160，作为接地端GND。
[0050]在该实施例中，使用金作为背面金属层106。本领域技术人员可根据封装形式选择不同的金属或金属合金作为背面金属层，如金、银、铜、钛银、钛镍金等。
[0051 ] 应当说明的是，在上述实例中P+或P++表不P型重惨杂，N+或N++表不N型重惨杂，N-表示N型轻掺杂。这里，重掺杂和轻掺杂是相对的概念，表示重掺杂的掺杂浓度大于轻掺杂的掺杂浓度，而并非对具体掺杂浓度范围的限定。
[0052]可以看出，根据本实用新型的器件，可以以简单的步骤制备出超低电容容性二极管组件。通过将P+隔离区104延伸至与P++半导体衬底101接触，将P++半导体衬底101作为接地端GND，而不必将接地端从正面引出。这样不仅有利于减小芯片尺寸，还能使器件结构适用于多种不同的封装形式。另外，将P++半导体衬底101直接作为接地GND电极引出，在封装时可以减少1根键合金丝，能够大幅度地降低制作成本，利于产业化。根据本实用新型制作的超低电容容性二极管组件根据不同的使用环境，可自由定义信号端I/O和接地端GND。
[0053]如果将容性二极管组件形成一个半导体芯片上，作为单独的器件，则只需使用本实用新型提供的超低电容容性二极管组件与一个传统工艺制作的齐纳二极管串联组合封装，即可得到一个超低电容齐纳二极管，该二极管将具备所述传统工艺制作的齐纳二极管所具备的几乎全部电学特性，同时获得了超低的电容值。
[0054]在以上的描述中，对公知的结构要素和步骤并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来实现相应的结构要素和步骤。另外，为了形成相同的结构要素，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
[0055]以上对本实用新型的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本实用新型的范围。本实用新型的范围由所附权利要求及其等价物限定。不脱离本实用新型的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本实用新型的范围之内。
【主权项】
1.一种容性二极管组件，其特征在于，包括: 第一导电类型的半导体衬底； 位于半导体衬底上的第二导电类型的外延层，第二导电类型与第一导电类型不同； 第一导电类型的隔离区，从外延层的表面穿过外延层延伸至半导体衬底中，从而在外延层中限定第一二极管的第一有源区和第二二极管的第二有源区，并且将第一有源区和第二有源区彼此隔开； 第一导电类型的第一掺杂区，在第一有源区从外延层表面延伸至外延层中； 第二导电类型的第二掺杂区，在第二有源区从外延层表面延伸至外延层中；以及 导电通道，在第一有源区从外延层表面延伸进入半导体衬底中，使得外延层和半导体衬底彼此电连接。2.根据权利要求1所述的容性二极管组件，其特征在于，还包括: 位于外延层上的绝缘层；以及 互连引线，穿过绝缘层到达第一掺杂区和和第二掺杂区，并且与二者电连接。3.根据权利要求1所述的容性二极管组件，其特征在于，第一掺杂区和外延层之间形成第一二极管的PN结，半导体衬底和外延层之间形成第二二极管的PN结。4.根据权利要求2所述的容性二极管组件，其特征在于，第一二极管和第二二极管采用半导体衬底和互连引线反向并联连接。5.根据权利要求1所述的容性二极管组件，其中，外延层的厚度大于2μπι。6.根据权利要求1至5中任一项所述的容性二极管组件，其特征在于，第一导电类型为Ν型和Ρ型之一，第二导电类型为Ν型和Ρ型中的另一个。
【专利摘要】公开了容性二极管组件。所述容性二极管组件包括：第一导电类型的半导体衬底；位于半导体衬底上的第二导电类型的外延层，第二导电类型与第一导电类型不同；第一导电类型的隔离区，从外延层的表面穿过外延层延伸至半导体衬底中，从而在外延层中限定第一二极管的第一有源区和第二二极管的第二有源区，并且将第一有源区和第二有源区彼此隔开；第一导电类型的第一掺杂区，在第一有源区从外延层表面延伸至外延层中；第二导电类型的第二掺杂区，在第二有源区从外延层表面延伸至外延层中；以及导电通道，在第一有源区从外延层表面延伸进入半导体衬底中，使得外延层和半导体衬底彼此电连接。该容性二极管组件可以作为无极性的电容元件，可以提高瞬态电压抑制器的瞬态响应速度。
【IPC分类】H01L27/08, H01L21/822
【公开号】CN205016525
【申请号】CN201520633924
【发明人】周源, 张彦秀, 韦仕贡, 徐鸿卓
【申请人】北京燕东微电子有限公司
【公开日】2016年2月3日
【申请日】2015年8月20日