可用于表面贴装的高功率封装结构的制作方法
【技术领域】
[0001]本实用新型涉及一种封装结构，尤其涉及一种可用于表面贴装的高功率封装结构，属于半导体分立器件的封装领域。
【背景技术】
[0002]传统通孔封装的M0SFET产品，由于源极的驱动连接和功率连接相同，源极键合引线的寄生电感会降低器件的开关速度，增加开关损耗，造成系统效率损失。在M0SFET关断瞬态的电流下降过程中，源极的寄生电感会产生一定的电压降，该压降会抵消栅极电压，从而降低了器件的关断速度和驱动能力。那么，最大限度地降低封装源和电路板寄生的源极电感，是保证器件具有较高效率的关键要素。目前工艺上，除使用无线的SMD封装可降低源极的寄生电感外，大功率半导体分立器件则可通过增加开尔文源的方式来进行有效隔离。
[0003]而现有大功率分立器件的封装结构基本固定为二管脚或三管脚，限制了其内部的集成度。
【实用新型内容】
[0004]为解决上述技术问题，本实用新型提出了一种可用于表面贴装的高功率封装结构，其能有效减少源极电感对器件开关速度的影响，提高器件功能的多样性和可靠性。
[0005]为了达到上述目的，本实用新型的技术方案如下:一种可用于表面贴装的高功率封装结构，包括:
[0006]—引线框架，该引线框架包括若干个管脚和焊盘，且该若干个管脚形成在焊盘的两侧；
[0007]—待封芯片，该待封芯片焊接在所述引线框架上；
[0008]—塑封层，所述塑封层形成并包覆于所述引线框架及待封芯片上；所述管脚的端部暴露在塑封层外面；
[0009]所述管脚有四个，即单管脚和三管脚，所述单管脚与焊盘一体成型，并形成于焊盘的一侧；所述三管脚并排形成于焊盘的另一侧，且三管脚与焊盘均分离；所述焊盘上设置有一圆形通孔，该圆形通孔靠近单管脚的一侧。
[0010]本实用新型对该封装结构的管脚进行改进，使其在用于M0SFET产品封装时，能有效减少源极寄生电感对器件开关速度的影响，提高了效率。本专利的三管脚中有一个管脚，即中间的管脚可用于多二极管共阳/共阴封装的一个极，可用于M0SFET封装时的开尔文源，能够隔离源极寄生电感对栅极电压的影响。
[0011]作为优选，所述单管脚和三管脚均经过Z形折弯，且单管脚处于塑封层内部的管脚根部增加倒角，使其宽度增加、横截面较大，提高了该位置的电流容量。
[0012]作为优选，所述塑封层的背面形成有一金属面。
[0013]作为本封装结构的一种结构，所述塑封层的正面为全塑封面，且所述金属面暴露在塑封层的背面。
[0014]作为本封装结构的另一种外形结构，所述塑封层的正面和背面均为全塑封面，且所述金属面被包裹在塑封层内。
[0015]作为优选，所述塑封层的正面距离外露的管脚近，其背面距离外露的管脚远，且折弯后的三管脚底部高出与单管脚一体成型的焊盘Η高度，且Η为0-7mm，当Η为0时，所述三管脚底部和与单管脚一体成型的焊盘处在同一水平面上。
[0016]本实用新型的有益效果:本实用新型增加封装结构的管脚数量提高了器件的集成度，提升其功能的多样性及可靠性，如该封装可集成三个二极管芯片形成共阴或共阳结构。现有的管脚一般都为二个管脚或者三个管脚，本专利为四个管脚，为M0SFET产品封装增加开尔文源，有效隔离寄生的源极电感对驱动电压的影响，确保其开关速度，提升了器件效率。
【附图说明】
[0017]图1为本实用新型的内部结构示意图；
[0018]图2为图1的外形图；
[0019]图3为图1的俯视图；
[0020]图4为图3的外形图；
[0021]图5为图1的仰视图
[0022]图6为图5的一种封装外形图；
[0023]图7为图5的另一种封装外形图；
[0024]图8为本实用新型引线框架的结构示意图；
[0025]图9为图8的俯视图；
[0026]其中:1.引线框架，2.焊盘，3.待封芯片，4.塑封层，5.单管脚，6.三管脚，7.圆形通孔，8.金属面。
【具体实施方式】
[0027]下面结合【具体实施方式】对本实用新型作进一步详细的说明。
[0028]如图1至图9所示，一种可用于表面贴装的高功率封装结构，包括:
[0029]一引线框架1，该引线框架1包括若干个管脚和焊盘2，且该若干个管脚形成在焊盘2的两侧；
[0030]一待封芯片3，该待封芯片3焊接在所述引线框架1上；
[0031]—塑封层4，所述塑封层4形成并包覆于所述引线框架1及待封芯片3上；所述管脚的端部暴露在塑封层4外面；
[0032]所述管脚有四个，即单管脚5和三管脚6，所述单管脚5与焊盘2 —体成型，并形成于焊盘2的一侧；所述三管脚6并排形成于焊盘2的另一侧，且三管脚6与焊盘2均分离；所述焊盘2上设置有一圆形通孔7，该圆形通孔7靠近单管脚5的一侧。
[0033]本实用新型对该封装结构的管脚进行改进，使其在用于M0SFET产品封装时，能有效减少源极寄生电感对器件开关速度的影响，提高了效率。本专利的三管脚中有一个管脚，即位于中间的管脚可用于多二极管共阳/共阴封装的一个极，可用于M0SFET封装时的开尔文源，能够隔离源极寄生电感对栅极电压的影响。
[0034]所述单管脚5和三管脚6均经过Z形折弯，且单管脚5处于塑封层4内部的管脚根部增加倒角，使其宽度增加、横截面较大，提高了该位置的电流容量。
[0035]所述塑封层4的背面形成有一金属面8。
[0036]如图6所示，作为本封装结构的一种结构，所述塑封层4的正面为全塑封面，且所述金属面8暴露在塑封层4的背面。
[0037]如图7所示，作为本封装结构的另一种外形结构，所述塑封层4的正面和背面均为全塑封面，且所述金属面8被包裹在塑封层4内。
[0038]所述塑封层4的正面距离外露的管脚近，其背面距离外露的管脚远，且折弯后的三管脚6底部高出与单管脚5 —体成型的焊盘Η高度，且Η为0mm-7mm，当Η为0时，所述三管脚6底部和与单管脚5 —体成型的焊盘2处在同一水平面上。
[0039]将上述的器件封装好后形成分立器件，在用于M0SFET产品封装时，能有效减少源极寄生电感对器件开关速度的影响，提高了效率。同时，本实用新型增加封装结构的管脚数量提高了器件的集成度，提升其功能的多样性及可靠性，如该封装可集成三个二极管芯片形成共阴或共阳结构。
【主权项】
1.一种可用于表面贴装的高功率封装结构，包括: 一引线框架(1)，该引线框架(1)包括若干个管脚和焊盘(2)，且该若干个管脚形成在焊盘⑵的两侧； 一待封芯片(3)，该待封芯片(3)焊接在所述引线框架(1)上； 一塑封层(4)，所述塑封层(4)形成并包覆于所述引线框架(1)及待封芯片(3)上；所述管脚的端部暴露在塑封层(4)外面； 其特征在于，所述管脚有四个，即单管脚(5)和三管脚￠)，所述单管脚(5)与焊盘(2)一体成型，并形成于焊盘(2)的一侧；所述三管脚(6)并排形成于焊盘(2)的另一侧，且三管脚(6)与焊盘(2)均分离；所述焊盘(2)上设置有一圆形通孔(7)，该圆形通孔(7)靠近单管脚(5)的一侧。2.根据权利要求1所述的可用于表面贴装的高功率封装结构，其特征在于，所述单管脚(5)和三管脚(6)均经过Z形折弯，且单管脚(5)处于塑封层(4)内部的管脚根部增加倒角。3.根据权利要求2所述的可用于表面贴装的高功率封装结构，其特征在于，所述塑封层(4)的背面形成有一金属面(8)。4.根据权利要求3所述的可用于表面贴装的高功率封装结构，其特征在于，所述塑封层(4)的正面为全塑封面，且所述金属面(8)暴露在塑封层(7)的背面。5.根据权利要求3所述的可用于表面贴装的高功率封装结构，其特征在于，所述塑封层(4)的正面和背面均为全塑封面，且所述金属面(8)被包裹在塑封层(4)内。6.根据权利要求2-5任一项所述的可用于表面贴装的高功率封装结构，其特征在于，所述塑封层(4)的正面距离外露的管脚近，其背面距离外露的管脚远，且折弯后的三管脚(6)底部高出与单管脚(5) —体成型的焊盘(2)H高度，且Η为0-7mm。
【专利摘要】本实用新型公开了一种可用于表面贴装的高功率封装结构，包括：引线框架，该引线框架包括若干个管脚和焊盘，且该若干个管脚形成在焊盘的两侧；待封芯片，该待封芯片焊接在所述引线框架上；塑封层，所述塑封层形成并包覆于所述引线框架及待封芯片上；所述管脚的端部暴露在塑封层外面；所述管脚有四个，即单管脚和三管脚，所述单管脚与焊盘一体成型，并形成于焊盘的一侧；所述三管脚并排形成于焊盘的另一侧，且三管脚与焊盘均分离；所述焊盘上设置有一圆形通孔，该圆形通孔靠近单管脚的一侧。本实用新型对该封装结构的管脚进行改进，使其在用于MOSFET产品封装时，能有效减少源极寄生电感对器件开关速度的影响，提高了效率。
【IPC分类】H01L23/49
【公开号】CN205050829
【申请号】CN201520838144
【发明人】许海东
【申请人】南京晟芯半导体有限公司
【公开日】2016年2月24日
【申请日】2015年10月27日