专利名称：静电放电保护电路的制作方法
技术领域：
本发明有关于一种静电放电保护电路，特别有关于可完全隔绝连接焊点
(pad )和内部电路，并防止寄生NPN通道的静电放电保护电路。
背景技术：
图1表示公知技术的静电放电保护电路100。如图1所示，静电放电保 护电路100包含一第一整流元件101、 一第二整流元件103、 一电阻元件105。 第一整流元件101以及第二整流元件103通常利用金属氧化物半导体晶体管 或二极管实施。静电放电保护电路100连接到一连接焊点107以及一内部电 路109 ，用以防止ESD脉沖从连接焊点107流至内部电路109。 一般而言，从 连接焊点107进入的ESD脉冲会从第一整流元件101或第二整流元件103被 导掉，然而若电阻105太小时电流会流经电阻105而进入内部电路109,进 而造成内部电路109的损坏，反之若电阻105太大，虽然内部电路109可较 易被保护，但同时也造成电路延迟增加不易高速操作的问题。
图2表示公知技术的静电放电保护电路200。如图2所示，静电放电保 护电路200包含一传输选通电路201以及一控制电路203。控制电路203用 以控制传输选通电路201的操作。当正常运作时，传输选通电路201为导通 的状态，当ESD脉冲由连接焊点205传入时，传输选通电路201为关断的状 态，以避免ESD脉冲进入内部电路。此电路可调整传输选通电路201的大小 以调整自连接焊点205进入的输入电阻的大小。控制电路203中的电容207 和电阻209构成一延迟电路，用以决定传输选通电路201的开通和关断时间。 N型金属氧化物半导体晶体管211和213分别用以提供偏压给传输选通电路 201中N型金属氧化物半导体晶体管215的P阱(P-Well)或基底(body)以及P 型金属氧化物半导体晶体管214的N阱(N-Well)。
然而，因为P型金属氧化物半导体晶体管214直接连接到电容207和电 阻209，因此在ESD脉沖进入时，P型金属氧化物半导体晶体管214的栅极电 压是ESD脉冲经由电容207耦合产生，因此晶体管214可能无法完全关断，
此外N型金属氧^f匕物半导体晶体管213可能会因布局图形不当形成一寄生
(parasitic) NPN路径；若ESD脉冲由第一电压电平Vcc导向第二电压电平 VGND，破坏性的ESD电流可能就会经由这路径导通并造成晶体管213的损坏。 使得静电放电保护电路200无法达到保护的功效。
此外在美国专利7009826中亦公开了一种利用振荡电路作为ESD防护电 路的发明。然而，此发明的RF电路并未与连接焊点完善的隔离。且因使用 LC谐振电路，会使得电路有较大的面积，而且在正常操作状态下，此电路亦 有可能发生不必要的谐振。其他关于此电路的详细描述已公开于美国专利 7009826中,故在此不再赘述。
因此，需要一种新颖的发明以解决上述的问题。
发明内容
因此，本发明的目的的一为提供一种静电放电保护电路，其使传输选通 电路不直接连接到延迟电路，以避免传输选通电路在ESD脉冲进入时无法关断。
本发明的目的的一为提供一种静电放电保护电路，其利用特定的金属氧 化物半导体晶体管以提供偏置电压给传输选通电路，以避免寄生的NPN路径。
本发明的较佳实施例公开了一种静电放电保护电路，包含 一静电放电 保护元件、 一传输选通电路、 一第一N型金属氧化物半导体晶体管、 一第一 P型金属氧化物半导体晶体管、 一延迟电路、 一第一反相逻辑电路以及一第 二反相逻辑电路。静电放电保护元件，连接到一连接焊点。传输选通电路连 接到连接焊点与一输出端。第一 N型金属氧化物半导体晶体管连接至传输选 通电路以及一第二电压电平，用以依据第二电压电平提供一第一偏压到传输 选通电路。第一P型金属氧化物半导体晶体管，连接至传输选通电路以及第 一电压电平，用以依据第一电压电平提供一第二偏压到传输选通电路。延迟 电路连接至静电放电保护元件，用以决定传输选通电路的开通和关断时间。 第一反相逻辑电路连接到延迟电路、传输选通电路以及N型金属氧化物半导 体晶体管，用以依据延迟电路的输出而产生一第一控制信号。第二反相逻辑 电路连接到第一反相逻辑电路、P型金属氧化物半导体晶体管以及传输选通 电路，用以依据第一反相逻辑电路的输出而产生一第二控制信号，其中传输 选通电路依据第一、第二控制信号而选择性地开通或关断。
传输选通电路可包含一 N型金属氧化物半导体晶体管，其栅极连接到
第一 N型金属氧化物半导体晶体管的栅极，其中第一 N型金属氧化物半导体 晶体管的源极与漏极分别连接到第二电压电平与该第二 N型金属氧化物半导 体晶体管的P阱(P-Well)或基底(body); —第二 P型金属氧化物半导体晶体 管，并联于第二N型金属氧化物半导体晶体管，且其栅极连接到第一P型金 属氧化物半导体的栅极，其中第一 P型金属氧化物半导体晶体管的源极与漏 极分别连接到第一电压电平与第二 P型金属氧化物半导体晶体管的N阱 (N-Well)。
根据以上的电路，不仅可以在ESD脉沖产生时，传输选通电路得以关断 而使得内部电路和连接焊点得以隔绝。亦可避免因为寄生作用而产生不必要 的导通^各径。
图1表示公知技术的静电放电保护电路。
图2表示公知技术的静电放电保护电路。
图3表示根据本发明的静电放电保护电路的较佳实施例。
主要元件符号说明
100静电放电保护电路
101第一整流元件
103第二整流元件
105电阻元件
107连接焊点
109内部电3各
2 00静电放电保护电路
201传输选通电路
203控制电3各
205连接焊点
207电容
209电阻
211、 213、 215 N型金属氧化物半导体晶体管 214 P型金属氧化物半导体晶体管
3004争电》t电^f呆护电^各
301静电放电保护元件
303传输选通电路
305N型金属氧化物半导体'晶体管
307P型金属氧化物半导体晶体管
309延迟电路
311第一反相逻辑电路
313第二反相逻辑电路
315连接焊点
317,.319整流元件
321输出端
323内部电3各
325电容
327电阻
329N型金属氧化物半导体晶体管
331P型金属氧化物半导体晶体管
具体实施例方式
在说明书及后续的权利要求当中使用了某些词汇来指称特定的元件。所 属领域中具有通常知识者应可理解，硬件制造商可能会用不同的名词来称呼 同一个元件。本说明书及后续的权利要求并不以名称的差异来作为区分元件 的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及后 续的请求当中所提及的f包含J为一开放式的用语，故应解释成「包含但不 限定于J。以外，「连接j 一词在此包含任何直接及间接的电气连接手段。因 此，若文中描述一第一装置连接到一第二装置，则代表该第一装置可直接电 气连接于该第二装置，或透过其他装置或连接手段间接地电气连接至该第二 装置。
图3表示根据本发明的较佳实施例的静电放电保护电路300。如图3所 示，静电放电保护电路300包含 一静电放电保护元件301、 一传输选通电 路303、 一N型金属氧化物半导体晶体管305、 一 P型金属氧化物半导体晶体 管307、一延迟电路309、一第一反相逻辑电路311、一第二反相逻辑电路3U。
静电放电保护元件301连接到一连接焊点315，在此实施例中静电保护元件301由两整流元件317和319组成，而此两整流元件317和319可由二极管 或金属氧化物半导体晶体管所组成。传输选通电路303连接到连接焊点315 与一输出端321、而在此实施例中输出端321连接至一内部电路323，但此输 出端321亦可连接至其他电路。N型金属氧化物半导体晶体管305 (可视为一 半导体单元)连接至传输选通电路303以及一第二电压电平VGND (即一电源 线)，用以提供一第一偏压到传输选通电路303。 须注意的是，传输选通电 路303的结构仅用以举例，并不受限于图3所示的结构。
P型金属氧化物半导体晶体管307 (可视为另一半导体单元)则连接至传 输选通电路303以及一第一电压电平Vcc (另一电源线)，用以依据第一电压 电平Vcc提供一第二偏压到传输选通电路303。延迟电路309连接至静电放 电保护元件301，用以决定传输选通电路303的开通和关断时间。在此实施 例中，延迟电路309包含一电容325以及一电阻327，并利用电容325以及 电阻327的值以决定传输选通电^各303的开通和关断时间，^f旦并非用以限定 本发明。电容325及电阻327串连于节点C,此节点C上的信号即可视为一 静电放电的检测信号。第一反相逻辑电路311连接到延迟电路309、传输选 通电路303以及N型金属氧化物半导体晶体管305,用以依据延迟电路309 的输出(即检测信号)而产生一第一控制信号。第二反相逻辑电路313连接 到第一反相逻辑电路311、 P型金属氧化物半导体晶体管307以及传输选通电 路303,用以依据第一反相逻辑电路311的输出而产生一第二控制信号CS2， 其中传输选通电路303依据第一、第二控制信号CS1、 CS2而选择性地开通或 关断。
传输选通电^各303为一传输选通(transmission gate),并包含一N型 金属氧化物半导体晶体管329以及P型金属氧化物半导体晶体管331,但并 非用以限定本发明。如图3所示，N型金属氧化物半导体晶体管329的栅极 (可视为第一受控端)连接到N型金属氧化物半导体晶体管325的栅极，且 N型金属氧化物半导体晶体管305的源极与漏极分别连接到第二电压电平 VGND与N型金属氧化物半导体晶体管329的P阱(P-Wel 1)或基底(body) 。 P 型金属氧化物半导体晶体管331并联于N型金属氧化物半导体晶体管329, 且其栅极(可视为第二受控端)连接到该P型金属氧化物半导体307的栅极， 其中P型金属氧化物半导体晶体管307的源极与漏极分别连接到第一电压电
平Vcc与P型金属氧化物半导体晶体管331的N阱(N-Well)。而且，在此实 施例中，第一反相逻辑电路311以及第二反相逻辑电路313为反相器，但亦 可利用其他逻辑电路实现相同的功效。
下面将说明根据静电放电保护电路300在正常操作情况、PS (positive to Vss)模式、NS (negative to Vss)模式、PD (positive to Vdd)模式、 以及ND (negative to Vdd)模式下的运作情形。在正常情况下(亦即未有ESD 脉冲产生)，自第一反相逻辑电路311的输出点A输出的第一控制信号CS1的 电平为高，而自第二反相逻辑电路312的输出点B输出的第二控制信号CS2 的电平为低。因此N型金属氧化物半导体晶体管305、 P型金属氧化物半导体 晶体管307、 N型金属氧化物半导体晶体管329以及P型金属氧化物半导体晶 体管331为导通的状态，具有较低的输入阻抗。
当ESD脉冲进入时，若为PS模式，则第一反相逻辑电路311的闸点C 由于透过电容325耦合至ESD脉冲的关系，其电平为高，因此输出点A的电 压为低而输出点B为高。因此N型金属氧化物半导体晶体管305、 P型金属氧 化物半导体晶体管307、 N型金属氧化物半导体晶体管329以及P型金属氧化 物半导体晶体管331为关断的状态，故ESD脉冲并不会流入内部电路323。 在此情况下，ESD脉冲主要是由整流元件319导出，亦可由其他外围辅助电 路所导出。此外围辅助电路由于为本领域技术人员所知悉，故在此不再赘述。
在NS模式下，整流元件319被导通以导出ESD脉冲。在PD模式下，整 流元件317被导通以导出ESD脉冲。
而在ND模式下，整流元件319被导通，第二电压电平被拉至与ESD脉冲 相近的电压，因为ESD脉沖为负向电压，相对地第一电压电平成为相对高的 电平，同时反相逻辑电路311的闸点C连接到相对高的电平，因此自输出点 A输出的控制信号CS1的电平为低而自输出点B输出的控制信号CS2的电平 为高，因此N型金属氧化物半导体晶体管305、 P型金属氧化物半导体晶体管 307、N型金属氧化物半导体晶体管329以及P型金属氧化物半导体晶体管331 为关断的状态，故ESD脉沖不会流入内部电路323。在此情况下，ESD脉沖主 要是由整流元件317导出，亦可由其他外围辅助电路所导出。此外围辅助电 路由于为本领域技术人员所知悉，故在此不再赘述。
根据上述电路结构，由于P型金属氧化物半导体晶体管331未直接连接 到延迟电路309，因此不会有无法关断的情况，而且P型金属氧化物半导体晶体管307可防止寄生通道(譬如i兌是NPN寄生通道)的产生。且此电路并 未使用LC谐振电路，因此可避免潜在振荡问题，面积方面亦可由调整传输选 通电路的栅极宽度来调整。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所进行的等效 变化与修改，皆应属本发明的涵盖范围。
权利要求
1.一种静电放电保护电路，包含一静电放电保护元件，连接到一连接焊点；一传输选通电路，连接到该连接焊点与一输出端；一N型金属氧化物半导体晶体管，连接至该传输选通电路以及一第二电压电平，用以依据该第二电压电平提供一第一偏压到该传输选通电路；一第一P型金属氧化物半导体晶体管，连接至该传输选通电路以及一第一电压电平，用以依据该第一电压电平提供一第二偏压到该传输选通电路；一延迟电路，连接至该静电放电保护元件，用以决定该传输选通电路的开通和关断时间；一第一反相逻辑电路，连接到该延迟电路、该传输选通电路以及该N型金属氧化物半导体晶体管，用以依据该延迟电路的输出而产生一第一控制信号；以及一第二反相逻辑电路，连接到该第一反相逻辑电路、该P型金属氧化物半导体晶体管以及该传输选通电路，用以依据该第一反相逻辑电路的输出而产生一第二控制信号，其中该传输选通电路依据该第一、第二控制信号而选择性地开通或关断。
2. 如权利要求1所述的静电放电保护电路，其中该传输选通电路包含 一第二 N型金属氧化物半导体晶体管，其栅极连接到该第一 N型金属氧化物半导体晶体管的栅极，其中该第一 N型金属氧化物半导体晶体管的源极 与漏极分别连接到该第二电压电平与该第二 N型金属氧化物半导体晶体管的 P阱或基底；以及一第二 P型金属氧化物半导体晶体管，并联于该第二 N型金属氧化物半 导体晶体管，且其栅极连接到该第一P型金属氧化物半导体的栅极，其中该 第一 P型金属氧化物半导体晶体管的源极与漏极分别连接到该第一电压电平 与该第二P型金属氧化物半导体晶体管的N阱。
3. 如权利要求1所述的静电放电保护电路，其中该静电放电保护元件包含一第一整流元件，连接到该延迟电路、该传输选通电路以及该连接焊点 之间；以及一第二整流元件，连4妻到该第 一整流元件以及该第二电压电平。
4. 如权利要求3所述的静电放电保护电路，其中该第一整流元件或该第二整流元件为二极管或金属氧化物半导体晶体管。
5. 如权利要求1所述的静电放电保护电路，其中该延迟电路包舍 一电容，连接到该第一电压电平以及该静电放电保护元件；以及 一电阻，连接到该第一反相逻辑电路以及该电容。
6. 如权利要求1所述的静电放电保护电路，其中该第一反相逻辑电路或 该第二反相逻辑电路为反相器。
7. —种静电放电保护电路，用来保护一内部电路；该静电放电保护电路包含一传输选通电^各，连4妄在一连4矣焊点与该内部电^各之间；该传输选通电 路具有一第一受控端与一第二受控端，而该传输选通电路根据该第一受控端与该第二受控端的信号来控制该连接焊点与该内部电路间是否导通；一延迟电路，其可检测静电放电事件是否发生并根据检测结果提供一检 测信号；一第一逻辑电路，连接到该延迟电路与该第一受控端之间，其可依据该 延迟电路的检测信号而向该第一受控端提供一第一控制信号；以及一第二逻辑电路，其可依据该检测信号而向该第二受控端提供一第二控制信号。
8. 如权利要求7的静电放电保护电路，其中该第二逻辑电路连接到该第 一逻辑电路与该第二受控端之间，以根据该第一控制信号而向该第二受控端 提供该第二控制信号。
9. 如权利要求7的静电放电保护电路，其中该传输选通电路还包含有一 第 一偏压端与 一第二偏压端，而该静电放电保护电路还包含有一第一半导体单元，连接到该第一偏压端与一第二电源线之间，该第一 半导体单元可依据该第 一控制信号来控制该第 一偏压端与该第二电源线间是 否导通；以及一第二半导体单元，连接到该第二偏压端与一第一电源线之间，该第二 半导体单元可依据该第二控制信号来控制该第二偏压端与该第一电源线是否导通。
10. 如权利要求9的静电放电保护电路，其中该传输选通电路包含有两金属氧化物半导体晶体管，而该第一及第二偏压端分别为该两金属氧化物半导 体晶体管的基底。
11. 一种静电放电保护电路，用来保护一内部电路；该静电放电保护电路包舍一传输选通电路，连接在一连接焊点与该内部电路之间，其可控制该连 接焊点与该内部电路间是否导通；该传输选通电路具有一第一偏压端与一第 二偏压端；一延迟电路，其可检测静电放电事件是否发生并根据检测结果提供一检 测信号；一第一逻辑电路，连接到该延迟电路，其可依据该延迟电路的检测信号 而提供一第一控制信号；一第二逻辑电路，其可依据该检测信号而提供一第二控制信号；一第一半导体单元，连接到该第一偏压端与一第二电源线之间，该第一 半导体单元可依据该第 一控制信号来控制该第 一偏压端与该第二电源线间是否导通；以及一第二半导体单元，连接到该第二偏压端与一第一电源线之间，该第二 半导体单元可依据该第二控制信号来控制该第二偏压端与该第一电源线是否导通。
12. 如权利要求11的静电放电保护电路，其中该第二逻辑电路连接到该 第 一逻辑电路与该第二受控端之间，以根据该第 一控制信号而提供该第二控制信号。
13. 如权利要求11的静电放电保护电路，其中该传输选通电路包含有两金属氧化物半导体晶体管，而该第一及第二偏压端分别为该两金属氧化物半 导体晶体管的基底。
全文摘要
一种静电放电保护电路，包含一静电放电保护元件，连接到一连接焊点；一传输选通电路连接到连接焊点与一输出端；一第一N型金属氧化物半导体晶体管，用以依据第二电压电平提供一第一偏压到传输选通电路；一第一P型金属氧化物半导体晶体管，用以依据第一电压电平提供一第二偏压到传输选通电路；一延迟电路，用以决定传输选通电路的开通和关断时间；一第一反相逻辑电路，用以依据延迟电路的输出而产生一第一控制信号；一第二反相逻辑电路，用以依据第一反相逻辑电路的输出而产生一第二控制信号，其中传输选通电路依据第一、第二控制信号而选择性地开通或关断。
文档编号H02H9/00GK101197500SQ20061016429
公开日2008年6月11日 申请日期2006年12月8日 优先权日2006年12月8日
发明者陈春旭 申请人:智原科技股份有限公司