专利名称：静电放电保护电路的制作方法
技术领域：
本发明涉及一种保护电路，且特别涉及一种静电放电保护电路。
背景技术：
在功率集成电路的静电防护方式上， 一般仍以侧向N型双扩散金属氧化 物半导体场效应晶体管(lateral double diffused NMOSFET,简称LDNMOS) 来实现静电放电(electro-static discharge,简称ESD)保护电路，如图1所示。 图1为已知静电放电保护电路及其接线方式的示意图。在图1中，标示101 绘示出集成电路(integrated circuit,简称IC)芯片中的部分电路，而标示102 则绘示内部电路信号输出端点(outputpad)。芯片内部的电if各可透过内部电路 信号输出端点102来传输信号。当然，静电也是透过内部电路信号输出端点 102来对芯片内部电路造成沖击。至于标示103所绘示的，就是由LDNMOS 晶体管104实现的静电》欠电保护电^各。通过此图可以知道，LDNMOS晶体 管104的漏极105是连接内部电路信号输出端点102,而栅极、源极及P型 基体(P-body)则都连接至共同接地电位GND。
当内部电路信号输出端点102受到负电位的静电放电沖击时，漏极105 的电位也会呈现出负电位，因此漏极105的电位会低于LDNMOS晶体管104 的P型基体的电位，使得LDNMOS晶体管104的P型基体与漏极105 二者 之间的PN结呈现顺向偏压的状态，进而可以快速地将负电位的静电电流导 入共同接地电位GND，以避免芯片内部电路受到负电位的静电放电沖击。 然而，当内部电路信号输出端点102受到正电位的静电放电冲击时，漏极105 的电位将高于LDNMOS晶体管104的P型基体的电位，使得LDNMOS晶 体管104的P型基体与漏极105二者之间的PN结呈现逆向偏压的状态，因 此，往往不能够达到快速放电的动作，导致无法有效保护芯片内部的电路。
图2为LDNMOS晶体管的横截面结构示意图。在此图中，N+表示N型 高度掺杂区，P+表示P型高度掺杂区。在二个N型高度掺杂区中，漏极的N 型高度掺杂区以201来标示，并且位于N型漂移区209中，而源极的N型
高度掺杂区以202来标示，并且位于P型基体210中。至于标示203 206, 则依序表示为漏极接点、多晶硅栅极接点、源极接点、P型基体接点。此外， 多晶硅栅极以207来标示，场氧化物以208来标示，N型高压深阱以211来 标示，而P型基板则以212来标示。为了避免名词混淆，以下再提供部分的 中英文名词对照多晶硅栅极(polysilicon gate electrode)、场氧化物(field oxide)、 P型基体(P-body)、 N型漂移区(N-drift region)、 N型高压深阱(high voltage deep-N陽well)、 P型基才反(P-substrate)。
图3为图1中的静电放电保护电路103的LDNMOS晶体管104的横截 面等效电路图。此图主要表示由漏极的N型高度掺杂区201、 N型漂移区 209及N型高压深阱211所组成的N型掺杂区域；由P型高度掺杂区及P 型基体210所组成的P型掺杂区域；以及源极的N型高度掺杂区202,上述 三者可以形成寄生的NPN双极结晶体管(NPN bipolar junction transistor,以 下简称寄生NPN晶体管)，如标示301所示。此外，标示302表示寄生NPN 晶体管301的基极与P型基体接点206之间的寄生电阻。
如图3所示，当内部电路信号输出端点102受到负电位的静电放电冲击 时，由于LDNMOS晶体管104的P型基体210透过P型基体接点206接到 共同"l妄地电位，而漏才及的N型高度掺杂区201、 N型漂移区209及N型高压 深阱211所组成的N型掺杂区域也依序透过漏极接点203及内部电路信号输 出端点102来连接负电位静电放电，因此P型基体210及上述N型掺杂区域 所形呈的PN结是处于顺向偏压的状态，且由于P型基板212也是接到共同 接地电位，故P型基板212及上述N型掺杂区域所形成的PN结也是处于顺 向偏压的状态，故可直接通过顺向偏压的PN结来进行放电。但是，在内部 电路信号输出端点102遭受正电位的静电放电冲击时，短时间内所注入的高 电流脉冲，则必须通过触发LDNMOS晶体管104的寄生NPN晶体管301 进入骤回崩溃(snapback breakdown)状态来进行放电。由于LDNMOS晶体管 是属于高压晶体管的一种，其本身具有较高的击穿电压，而且高压晶体管元 件的沟道(channel)长度也比低压晶体管的沟道长度来得长，因此由LDNMOS 晶体管104实现的静电放电保护电路103，其在遭受正电位的静电放电冲击 时，往往很难快速触发寄生NPN晶体管301进入骤回崩溃状态来进行放电， 导致容易发生静电放电保护电路103尚未完全启动，芯片之内部电路就已经 烧毁的情况。
通过上述可知，在功率集成电路芯片采用这种型式的静电放电保护电
路，由于不容易快速触发LDNMOS晶体管的寄生NPN晶体管进入骤回崩溃 状态，因此无法快速形成正电位静电的放电路径，导致其对抗静电放电的能 力通常较弱。
发明内容
本发明的目的就是提供一种静电放电保护电路，其操作速度较已知静电 放电保护电路的操作速度快。
本发明的另一目的是提供一种静电放电保护电路，其能使功率集成电路 芯片具有较高的抗静电放电能力。
基于上述及其他目的，本发明提出一种静电放电保护电路，其包括第一 LDNMOS晶体管、第二LDNMOS晶体管、第一电阻及栅极驱动电阻。第一 LDNMOS晶体管的漏极接到内部电路信号输出端点，并作为静电输入端， 而P型基体与源极相接，且第一 LDNMOS晶体管依据耦合电压信号决定是 否导通。第二 LDNMOS晶体管的漏极连接第一 LDNMOS晶体管的漏极， 且其P型基体连接第一 LDNMOS晶体管的源极，而其栅极则连接共同接地 电位。第一电阻的其中一端连接第一 LDNMOS晶体管的源极，而另一端连 接共同接地电位。栅极驱动电阻的其中一端连接共同接地电位，而另一端则 连接第二 LDNMOS晶体管的源极，以产生耦合电压信号，并将上述的耦合 电压信号耦合到第一 LDNMOS晶体管的栅极。
基于上述及其他目的，本发明提出另一种静电放电保护电路，其包括 LDNMOS晶体管、高压NPN晶体管、第一电阻及栅极驱动电阻。LDNMOS 晶体管的漏极接到内部电路信号输出端点，并作为静电输入端，而其P型基 体与源极相接，且LDNMOS晶体管依据耦合电压信号决定是否导通。高压 NPN晶体管的集电极连接LDNMOS晶体管的漏极，其基极连接LDNMOS 晶体管的源极。第一电阻的其中一端连接LDNMOS晶体管的源极，而另一 端则连接共同接地电位。栅极驱动电阻的其中一端连接共同接地电位，而另 一端则连接高压NPN晶体管的发射极，以产生耦合电压信号，并将上述的 耦合电压信号耦合到LDNMOS晶体管的栅极。
本发明主要采用二个LDNMOS晶体管(分别为第一 LDNMOS晶体管及 第二 LDNMOS晶体管)、第一电阻及栅极驱动电阻来实现静电放电保护电
路。第一LDNMOS晶体管的漏极接到内部电路信号输出端点，而其P型基 体与源极互相连接，第一电阻连接于第一LDNMOS晶体管的源极与共同接 地电位之间，第二 LDNMOS晶体管的栅极接地，而漏极也接到内部电路信 号输出端点，至于P型基体，则连接第一LDNMOS晶体管的源极，而栅极 驱动电阻的其中 一端连接共同接地电位，而另 一端则连接第二 LDNMOS晶 体管的源极，以产生上述的耦合电压信号，并将耦合电压信号耦合至第一 LDNMOS晶体管的栅极。
基于上述主要采用的电路架构，当本发明的静电放电保护电路遭受到正 电位的静电放电冲击时， 一旦第二 LDNMOS晶体管的寄生NPN晶体管被触 发后，就开始有电流流经栅极驱动电阻，而栅极驱动电阻会将第二 LDNMOS 晶体管的源极电压信号耦合到第一 LDNMOS晶体管的栅极。当耦合电压信 号的水平超过第一 LDNMOS晶体管的导通阈值电压(threshold voltage)后， 第一 LDNMOS晶体管立即导通。而流经第一 LDNMOS晶体管的源极的电 流，将会透过第一电阻流入共同接地电位，以及流入第二 LDNMOS晶体管 的P型基体，使得第二 LDNMOS晶体管的寄生NPN晶体管的基极电流快速 增加，因而可利用P型基体触发(P-bodytrigger)的方式，使得第二LDNMOS 晶体管的寄生NPN晶体管快速进入骤回崩溃的状态，以导通更大的电流。 此时，耦合电压信号的水平将更高，也使得第一 LDNMOS晶体管能导通更 大的电流，故能迅速将静电电流导入共同接地电位，达到保护集成电路的内 部电3各的目的。
此外，当本发明的静电放电保护电路遭受负电位的静电放电冲击时，第 一 LDNMOS晶体管及第二 LDNMOS晶体管的漏极都是处于负电位，由于 第一 LDNMOS晶体管及第二 LDNMOS晶体管的P型基体相互连接，并再 透过第一电阻连接到共同接地电位，故第一 LDNMOS晶体管的P型基体和 漏极之间的PN结是处于顺向偏压的状态，而第二 LDNMOS晶体管的P型 基体和漏极之间的PN结也是处于顺向偏压的状态，且由于该二个LDNMOS 晶体管的P型基板也是接到共同接地电位，故其P型基板和漏极之间的PN 结也是处于顺向偏压的状态，因此可快速形成静电放电路径，将高电流脉冲 放电到共同接地电位。通过上述可知，不论受到正电位的静电放电沖击或是 负电位的静电放电沖击，此种静电放电保护电路皆能够快速地动作，并形成 有效的静电放电回路，达到保护芯片内部电路的目的。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举优 选实施例，并配合附图，做详细说明如下。
图1为已知静电放电保护电路及其接线方式的示意图。
图2为LDNMOS晶体管的横截面结构示意图。
图3为静电放电保护电路103的LDNMOS晶体管104的横截面等效电路图。
图4为依照本发明一实施例的静电放电保护电路的电路图。 图5为图4所示电路的接线方式的示意图。 图6为图5所示电路的等效电路图。 附图标记说明
101、601:标示102内部电路信号输出端点
103、401:静电放电保护电路104、 402、 403: LD画OS晶体管105漏极201漏极的N型高度掺杂区
202源极的N型高度掺杂区203漏扨^妻点
204栅极接点205源极接点
206P型基体接点207多晶硅栅极
208场氧化物209N型漂移区
210P型基体211N型高压深阱
212P型基板301、602:寄生NPN晶体管
302、 603:寄生电阻404:第一电阻
405氺册极驱动电阻406:电感407电压箝制电路CS:耦合电压信号
GND:共同接地电位IN:静电
具体实施例方式
图4为依照本发明一实施例的静电放电保护电路的电路图。此静电放电 保护电路主要包括有第一LDNMOS晶体管402、第二LDNMOS晶体管403、 第一电阻404及栅极驱动电阻405。第一 LDNMOS晶体管402的漏极作为 静电输入端，用以接收静电IN,而其P型基体与源极相接。此外，第一
LDNMOS晶体管402依据耦合电压信号CS决定是否导通。第二 LDNMOS 晶体管403的漏极连接第一 LDNMOS晶体管402的漏极，且其P型基体连 接第一 LDNMOS晶体管402的源极，而其栅极连接共同接地电位GND。第 一电阻404的其中一端连接第一 LDNMOS晶体管402的源极，而另一端则 连接共同接地电位GND。栅极驱动电阻405的其中一端连接共同接地电位 GND，而另 一端则连接第二 LDNMOS晶体管403的源极，以产生上述的耦 合电压信号CS，并将耦合电压信号CS耦合至第一 LDNMOS晶体管402的 栅极。
电感406的其中一端连接第一 LDNMOS晶体管402的4册极，而另一端则连 接共同接地电位GND。电压箝制电路407亦连接于第一 LDNMOS晶体管 402的栅极与共同接地电位GND之间，用以将第一 LDNMOS晶体管402的 栅极所接收到的电压箝制在第一LDNMOS晶体管402的栅极耐压范围内(约 6 8伏特)，以避免第一 LDNMOS晶体管402的栅极，在静电放电过程中损 坏。在此实施例中，上述的第一电阻404及栅极驱动电阻405皆以多晶硅电 阻(polysilicon resistance)来实现，而电压箝制电路407则以二个齐纳二极管 (zenerdiode)来实现。这二个齐纳二极管的阴极互相连接，且其中一个齐纳二 极管的阳极连接第一 LDNMOS晶体管402的栅极，而另一个齐纳二极管的 阳极则连接共同接地电位GND。
图5为图4所示电路的接线方式的示意图。在图5中，标示101同样绘 示出集成电路芯片中的部分电路，而标示102则绘示内部电路信号输出端点， 至于标示401所绘示的，就是图4所示的静电放电保护电路。请参照图5。 由于在内部电路信号输出端点102受到正电位的静电放电冲击时，静电放电 保护电路401会利用第二 LDNMOS晶体管403的寄生NPN晶体管来进行操 作，为了说明方便，以下将直接以第二LDNMOS晶体管403的寄生NPN晶 体管来做说明，如图6所示。图6为图5所示电路的等效电路图。请同时参 照图5及图6， 二图的不同处在于，图6是直接以标示601所绘示的部分来 代表第二 LDNMOS晶体管403。也就是说，第二 LDNMOS晶体管403直接 由其寄生NPN晶体管602(如同图3中的寄生NPN晶体管301)及寄生电阻 603(如同图3中的寄生电阻302)来表示。
请继续参照图5。由于第一 LDNMOS晶体管402的栅极是透过电感406
及栅极驱动电阻405连接至共同接地电位GND，而第二 LDNMOS晶体管 403的栅极也接到共同接地电位GND，因此，在集成电路芯片正常操作状况 下，透过内部电路信号输出端点102传输信号时，电感406及栅极驱动电阻 405可将耦合至第一 LDNMOS晶体管402的栅极的杂讯传导至共同接地电 位GND,以确保第一 LDNMOS晶体管402及第二 LDNMOS晶体管403皆 处于关闭(off)状态。
当内部电路信号输出端点102受到负电位的静电放电沖击时，可直接通 过第一 LDNMOS晶体管402及第二 LDNMOS晶体管403各自的顺向偏压 结来进行放电；当内部电路信号输出端点102受到正电位的静电放电冲击时， 由于在第一 LDNMOS晶体管402的漏极-P型基体结及第二 LDNMOS晶体 管的漏极-P型基体结的逆向偏压都会快速升高，促使该二个LDNMOS晶体 管的漏极-P型基体结发生雪崩击穿(avalanche breakdown),而使该二个 LDNMOS晶体管的P型基体的电位迅速上升，进而触发该二个LDNMOS 晶体管的寄生的NPN晶体管。
请再参照图6, —旦第二 LDNMOS晶体管403的寄生NPN晶体管602 开始导通后，寄生NPN晶体管602的发射极电流将使得栅极驱动电阻405 所得到的压降上升。而发射极电流流过上述栅极驱动电阻405所得到的压降， 用以作为耦合电压信号CS，并耦合至第一 LDNMOS晶体管402的4册极。电 感406在这个期间则形同一个储能元件，使第一 LDNMOS晶体管402的栅 极电压，可以随着耦合电压信号CS而改变。
当第一 LDNMOS晶体管402的栅极电压超过LDNMOS晶体管能够导 通的阈值电压后，第一 LDNMOS晶体管402便导通。此时，静电放电保护 电路401将不再依赖自我偏压的模态(self-biasing mode)来进行静电放电，而 是利用已导通的第一LDNMOS晶体管402的部分源极电流注入寄生NPN晶 体管602的基极，以促使寄生NPN晶体管602加速进入骤回崩溃状态来进 行静电放电。由于寄生NPN晶体管的基极电流越大，其发射极电流也会越 大，使得第一 LDNMOS晶体管402的栅极所接收到的耦合电压信号CS也 越大，导致第一 LDNMOS晶体管402的源极电流变得更大，因此，注入寄 生NPN晶体管602的基极的电流也就越大，寄生NPN晶体管602自然也就 越快进入骤回崩溃状态。筒明地说，此静电放电保护电路401是以P型基体 触发(P-body trigger)的方式来加速寄生NPN晶体管602导通，并将耦合电压
信号CS耦合至第一 LDNMOS晶体管402的棚-极，以加速第一 LDNMOS晶 体管402导通，形成放电路径来协助放电，并进一步加速寄生NPN晶体管 602进入骤回崩溃状态来进行;故电。
如此一来，在正电位的静电透过内部电路信号输出端点102沖击芯片内 部电路时，静电放电保护电路401可以迅速形成放电回路，使得短时间内注 入至内部电路信号输出端点102的高电流脉冲，可以快速》文电到共同接地电 位GND。通过上述可知，无论内部电路信号输出端点102受到正电位的静 电放电冲击或是负电位的静电放电冲击，静电放电保护电路401皆能够快速 地动作，并形成有效的静电放电路径，达到保护芯片内部电路的目的。
虽然上述的实施例是以LDNMOS晶体管来举例，然本领域技术人员应 当知道，即使是采用LDPMOS晶体管，本发明亦可实施。此外，上述的第 一电阻404及栅极驱动电阻405,皆包括以多晶硅的电阻或N型阱(N-well) 的寄生电阻来实施，且这些电阻可依照实际的设计需要而设置在LDNMOS 晶体管上。当然，上述电阻的实施方式仅是举例，本发明当不以此为限。值 得一提的是，上述的寄生NPN晶体管602亦可直接以一般的高压NPN晶体 管来实现，由于操作方式极其类似，用户当可触类旁通，在此便不再赘述。
综上所述，本发明主要采用第一 LDNMOS晶体管、第二 LDNMOS晶 体管、第一电阻及栅极驱动电阻来实现静电放电保护电路。由于第一 LDNMOS晶体管的漏极接到内部电路信号输出端点，而P型基体与源极互 相连接，第一电阻连接于第一 LDNMOS晶体管的源极与共同接地电位之间， 第二 LDNMOS晶体管的栅极接地，漏极连接第一 LDNMOS晶体管的漏极， 而P型基体则连接第一 LDNMOS晶体管的源极，栅极驱动电阻的其中一端 连接共同接地电位，而另一端则连接第二 LDNMOS晶体管的源极，以产生 耦合电压信号，并将耦合电压信号耦合至第一 LDNMOS晶体管的栅极。因 此，当本发明的静电放电保护电路遭受到负电位的静电放电沖击时，可利用 LDNMOS晶体管的P型基体和漏极所形成的顺向偏压结、以及P型基板和 漏极所形成的顺向偏压结来进行放电，而在遭受到正电位的静电放电沖击 时，本发明将耦合电压信号耦合至第一 LDNMOS晶体管的栅极，以加速第 一 LDNMOS晶体管导通，并利用P型基体触发的方式来加速第二 LDNMOS 晶体管的寄生NPN晶体管进入骤回崩溃状态，以迅速形成静电放电路径， 进而将静电电流导入共同接地电位。故不论受到正电位的静电放电冲击或是
负电位的静电放电冲击，此种静电放电保护电路皆能够快速地动作，并形成 有效的静电放电回路，达到保护芯片内部电路的目的。
虽然本发明已以优选实施例披露如上，然其并非用以限定本发明，本领 域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因 此本发明的保护范围当视后附的权利要求所界定的为准。
权利要求
1.一种静电放电保护电路，包括第一侧向N型双扩散MOS晶体管，其漏极作为静电输入端，而其P型基体与源极相接，且该第一侧向N型双扩散MOS晶体管依据耦合电压信号决定是否导通；第二侧向N型双扩散MOS晶体管，其漏极连接该第一侧向N型双扩散MOS晶体管的漏极，其P型基体连接该第一侧向N型双扩散MOS晶体管的源极，而其栅极则连接共同接地电位；第一电阻，其一端连接该第一侧向N型双扩散MOS晶体管的源极，其另一端连接该共同接地电位；以及栅极驱动电阻，其一端连接该共同接地电位，而另一端则连接该第二侧向N型双扩散MOS晶体管的源极，以产生该耦合电压信号，并将该耦合电压信号耦合到该第一侧向N型双扩散MOS晶体管的栅极。
2. 如权利要求1所述的静电放电保护电路，其中该第一电阻及该栅极驱 动电阻皆包括以多晶硅的电阻或N型阱的寄生电阻来实施。
3. 如权利要求1所述的静电放电保护电路，其还包括电感，该电感的其 中一端连接该第一侧向N型双扩散MOS晶体管的栅极，而另一端则连接该 共同接地电位。
4. 如权利要求1所述的静电放电保护电路，其还包括电压箝制电路，该 电压箝制电路连接于该第一侧向N型双扩散MOS晶体管的栅极与该共同接 地电位之间，用以将该第一侧向N型双扩散MOS晶体管的栅极所接收到的 电压箝制在该第一侧向N型双扩散MOS晶体管的栅极耐压范围内。
5. 如权利要求4所述的静电放电保护电路，其中该电压箝制电路包括 第一齐纳二极管，其阳极连接该第一侧向N型双扩散MOS晶体管的栅极；以及第二齐纳二极管，其阴极连接该第一齐纳二极管的阴极，而其阳极连接 该共同接地电位。
6. —种静电放电保护电路，包括侧向N型双扩散MOS晶体管，其漏极作为静电输入端，而其P型基体 与源极相接，且该侧向N型双扩散MOS晶体管依据耦合电压信号决定是否 导通；高压NPN晶体管，其集电极连接该侧向N型双扩散MOS晶体管的漏 极，其基极连接该侧向N型双扩散MOS晶体管的源极；第一电阻，其一端连接该侧向N型双扩散MOS晶体管的源极，其另一 端连接共同接地电位；以及栅极驱动电阻，其一端连接该共同接地电位，而另一端则连接该高压 NPN晶体管的发射极，以产生该耦合电压信号，并将该耦合电压信号耦合到 该侧向N型双扩散MOS晶体管的栅极。
7. 如权利要求6所述的静电放电保护电路，其中该第一电阻及该栅极驱 动电阻皆包括以多晶硅的电阻或N型阱的寄生电阻来实施。
8. 如权利要求6所述的静电放电保护电路，其还包括电感，该电感的其 中一端连接该侧向N型双扩散MOS晶体管的栅极，而另一端则连接该共同 接地电位。
9. 如权利要求6所述的静电放电保护电路，其还包括电压箝制电路，该 电压箝制电路连接于该侧向N型双扩散MOS晶体管的栅极与该共同接地电 位之间，用以将该侧向N型双扩散MOS晶体管的栅极所接收到的电压箝制 在该侧向N型双扩散MOS晶体管的栅极耐压范围内。
10. 如权利要求9所述的静电放电保护电路，其中该电压箝制电路包括 第一齐纳二极管，其阳极连接该侧向N型双扩散MOS晶体管的栅极；以及第二齐纳二极管，其阴极连接该第一齐纳二极管的阴极，而其阳极连接 该共同接地电位。
全文摘要
本发明公开了一种静电放电保护电路，其包括第一LDNMOS晶体管、第二LDNMOS晶体管、第一电阻及栅极驱动电阻。第一LDNMOS晶体管的漏极作为静电输入端，而P型基体与源极相接，且第一LDNMOS晶体管依据耦合电压信号决定是否导通。第二LDNMOS晶体管的漏极连接第一LDNMOS晶体管的漏极，且其P型基体连接第一LDNMOS晶体管的源极，而其栅极连接共同接地电位。第一电阻的其中一端连接第一LDNMOS晶体管的源极，而另一端连接共同接地电位。栅极驱动电阻的其中一端连接共同接地电位，而另一端则连接第二LDNMOS晶体管的源极，以产生耦合电压信号，并将上述的耦合电压信号耦合到第一LDNMOS晶体管的栅极。
文档编号H02H9/00GK101364592SQ20071014378
公开日2009年2月11日 申请日期2007年8月6日 优先权日2007年8月6日
发明者庄逸程 申请人:联阳半导体股份有限公司