专利名称：限制电流微分干扰的装置及方法
技术领域：
本发明涉及电力电子领域，主要涉及在功率开关电路中对于噪声的控制 和抑制。
背景技术：
在电子工业中，功率开关电路的使用越来越普遍。应用的例子有开关电 源、直流一直流电压变换器和直流一交流电压变换器等。
在此类功率开关电路的运作中， 一种常见的意外情形是，当例如
MOSFET (金属氧化物半导体场效应晶体管)这样的功率开关器件关断时， 抵触了非箝制或部分箝制的感性负载。在关断的过程中，由于MOSFET器件 的栅极驱动，用di/dt (电流微分)表示的高速率的负载电流变化经常受到这 些感性负载的影响。这通常会引致与之相关联的电压的超调和振荡，储存在 非箝制电路中的电感能量的泄漏与寄生电路电容产生电感共振，直至其渐渐 平息。过多的振荡会造成能量的损失，电压超调带来的过多的峰值电压会造 成功率MOSFET器件的雪崩击穿，有造成永久性器件损坏的风险。另外，电 压的超调和振荡也会导致高等级的导通，以及/或者导致EMI/RFI (electromagnetic interference/radio frequency interference ， 电磁干扰/射频干 扰)辐射造成对附近其它感应电子系统运行的干扰。
对于电压超调和振荡的现象已经进行了一定数量的研究，目的是将其不 利影响减到最小。得出的解决方法包括添加贯穿MOSFET的减振器，减小栅 极关断电流从而减缓关断速度等等。这样的解决方法通常不是需要许多附加 元件就是效果不佳。因此，存在需求要求能够有效减小由高速率负载电流变 化di/dt所导致的相关电压的超调和振荡
发明内容
本发明的目的在于提供一种电路，用于限制由主开关FET (场效应晶体 管)在其非箝制或部分非箝制的电感关断时所导致的di/dt。在运用中，主开 关FET连接带有接地端GND的外部电感开关电路(inductive switching circuit /ISC)、电源电压VIN以及内部至少带有一个电感元件的电感网络。用于限 制di/dt的电路包括通过源极串联主开关FET的辅助电感，在运行过程中， 可以感应到与di/dt成比例的辅助电感电压感穿过所述的辅助电感；还包括与 主开关FET并联的辅助FET，辅助FET的栅极连接辅助电感的一端，从而 使栅极电压与辅助电感电压相等。当di/dt具有超过预先设定的最大减小率 (di/dt)MAx的趋势时，辅助FET自动产生辅助电流分量以抵消di/dt的进一步
减小，从而将di/dt的最大值限制为(di/dt)MAX。
当其中的主开关FET和辅助FET都是N沟道FET时，电路的连接设置 为电源电压VIN连接电感网络，辅助电感的一端和辅助FET的栅极都连 接到接地端GND，主开关FET和辅助FET的漏极都连接电感网络。
当其中的主开关FET和辅助FET都是P沟道FET时，电路的连接设置 为辅助电感的一端和辅助FET的栅极都连接到电源电压VIN，主开关FET 和辅助FET的漏极都连接电感网络，电感网络另一端连接接地端GND。
在运用中，ISC (电感开关电路)还包括高压侧的FET，电路的连接设 置为主开关FET作为低压侧的FET与高压侧FET同步作用来开关电感网 络，电源电压VIN连接高压侧FET，辅助电感和辅助FET的栅极都连接接 地端GND。
本发明提供一种装置(device),用于限制由开关FET (场效应晶体管) 在其非箝制或部分箝制的电感关断时所导致的di/dt。用于限制di/dt的装置包 括主开关FET;与主开关FET的源极串联的辅助电感，在运行过程中，可 以感应到与di/dt成比例的辅助电感电压穿过所述的辅助电感；还包括与主开 关FET并联的辅助FET，辅助FET的栅极连接辅助电感的一端，从而使栅 极电压与辅助电感电压相等。当di/dt具有超过预先设定的最大减小率 (di/dt)MAx的趋势时，辅助FET自动产生辅助电流分量以抵消di/dt的进一步
减小，从而将di/dt的最大值限制为(di/dt)MAx。因此，当关断一个非箝制或部
分非箝制的感性负载时，这个限制di/dt的装置可以防止在非箝制或部分非箝 制的感性负载中产生相关电压的过多超调及振荡。
7在一种实施例中，主开关FET和辅助FET构建于互相分离的芯片上， 并一同封装在同一引线框架之上。
在另一种实施例中，主开关FET和辅助FET构建于同一芯片之上，并 共用一个公共源极和一个公共漏极，从而使限制di/dt装置成为双栅极FET。
在装置的最终封装等级上，辅助电感作为固有键合线的寄生电感，将主 开关FET的源极连接到与之相应的外部装置终端，以简化装置封装结构，降 低成本。
在一种应用方式中，主开关FET和辅助FET都是N沟道FET。 在另一种应用方式中，主开关FET和辅助FET都是P沟道FET。 通过本发明剩余部分的描述，本发明的各个方面和若干实施例对于本领 域内的普通技术人员而言就更加显而易见了。
本发明的优点在于，本发明所提供的限制由主开关FET在其关断期间所 产生的高倍率负载电流变化di/dt的电路，可以在当di/dt的变化趋近于超过 预先设定的最大减小率时，电路中的辅助FET自动产生一辅助电流分量，以 抵消所述的di/dt的进一步减小。从而能够有效减小由高倍率负载电流变化 di/dt所导致的相关电压的超调和振荡。
为了更完整地叙述本发明的多个实施例，可以参考相应附图。但是，附 图仅作为说明，而不是对本发明范围的限制。
图1A所示为现有技术中的单端非箝制电感开关电路，其中当N沟道功 率MOSFET高速关断时从非箝制的感性负载中载入一感性负载电流。
图1B所示为与图IA相似的现有技术中的单端非箝制电感开关电路，但 带有P沟道MOSFET。
图1C所示为现有技术中的同步降压变换器电路，当高压侧的MOSFET 仍导通时，低压侧MOSFET的体二极管突然关断。
图2A是本发明所述的限制di/dt的装置用N沟道MOSFET来实施的电 路示意图。
图2B是本发明所述的限制di/dt的装置用P沟道MOSFET来实施的电路 示意图。图3是一组电流电压波形图，其中上部是图1A所示的现有技术中的单 端非箝制电感开关电路关断其功率MOSFET时的电压电流结合波形图，而中 部和下部分别是结合了图2A所示的本发明的限制di/dt装置后，对应上部的
电压电流波形图。
图4A是图1C所示的现有技术中的同步降压变换器电路关断其低压侧 MOSFET时的电压电流结合波形图。
图4B是结合了图2A所示的本发明的限制di/dt装置后，对应图4A的电 压电流波形图。
图5A是本发明用于限制di/dt的装置以双栅极FET形态封装的装置结构 图，其中双栅极FET带有辅助电感，用于作为固有键合线的寄生电感。
图5B是本发明用于限制di/dt的装置以共同封装FET形态封装的装置结 构图，其中主FET和辅助FET建立在分离的芯片上。
图6A为图1A所示的单端非箝制电感开关电路在结合了图2A所示的本 发明的限制di/dt装置后的扩展了的电路图。
图6B为图1B所示的单端非箝制电感开关电路在结合了图2B所示的本 发明的限制di/dt装置后的扩展了的电路图。
具体实施例方式
本说明书及相应附图仅集中叙述本发明的一个或数个优选实施例，也叙 述了可再现的可选特征和/或可替代的实施例。说明书及附图的目的是意图说 明本发明而不是对本发明的限制。因此，本领域普通技术人员可以方便地意 识到各种变化、修改及替换。这些变化、修改和替换应当被认为包含在本发 明的范围之内。
图1A所示的是现有技术中带有N沟道功率MOSFET的单端非箝制电感 开关电路10a，其中，当功率主开关FET20快速关断时，从外部电感开关电 路(ISC)载入感性负载电流50a，即现有技术的Ids。在此情况中，外部ISC 14是由寄生电路电感19与电感网络15串联构成的。固有的寄生电路电感19 实际上分布于整个电路中，而在本文的举例中，出于简化的目的将其作为一 个元件。电感网络15是由续流二极管(free wheeling diode) 18与由负载电 阻16和负载电感17组成的串联负载支路并联所构成的。随后串联的ISC 14和主开关FET 20在电源电压VIN 12和接地端GND 11之间受电，VIN 12和 GND 11之间设置输入滤波电容13。主开关FET 20，本例中为N沟道 MOSFET，由带有多种终端电压的主开关FET的栅极20a控制，多种终端电 压表示为Vp (即现有技术中的54a)以及Vds (即现有技术中的52a)。需要 注意的是相同的感性负载电流I&，即现有技术中的50a，也流过ISC14中的 寄生电路电感19和负载电感17。因此，当功率主开关FET20快速关断时， 从外部ISC 14载入感性负载电流Ids即现有技术中的50a，在寄生电感19中 电流的突然终止，会在非箝制的电感开关电路10a中造成剧烈的电压超调和 波动，通常称为振荡。在许多情况下，振荡也会导致主开关FET 20发生计 划外的完全不合需要的再次触发。如先前所提到的，振荡也会导致高能级的 导通，以及/或者导致EMI/RFI (electromagnetic interference/radio frequency interference,电磁干扰/射频干扰)辐射，从而造成对附近其它感应电子系统 运行的干扰。在图1A的情况中，功率主开关FET 20为一N沟道FET。图 1B所示为现有技术图lA中的电路10a的P沟道形式。在单端非箝制电感开 关电路10b中具有P沟道MOSFET，主开关FET20是P沟道FET。相应地， 当功率主开关FET20快速关断时，寄生电感19电流的突然中断也会在非箝 制的电感开关电路10b中造成振荡。
图1C所示为另一现有技术中的同步降压变换器30电路，其中有2个 MOSFET，分别为由高压侧FET(HS FET)的栅极34a控制的高压侧FET(HS FET) 34以及带有内置体二极管(built-inbody diode) 35的主开关FET20， 两者串联，并连接在带有输入整流电容13的电源电压VIN 12和接地端GND 11之间。在这个技术方案中，主开关FET 20通常作为低压侧FET (LS FET)。 因此，主开关FET20与HSFET34同步工作，作为电感网络的可控开关。 在本例中，电感网络包括寄生电路电感19、降压电感33和输出滤波电容 32。从主开关FET20的角度来看，它从外部ISC14中载入了感性负载电流Ids (背景技术中的60a)，在本例中，外部ISC14包含串联的寄生电路电感19、 高压侧FET34、降压电感33和输出滤波电容32。在本例中，也是N沟道 MOSFET的主开关FET 20由主开关FET的栅极20a控制，该主开关FET20 具有多种终端电压表示为Vgs (即现有技术中的65a)以及Vds (即现有技术 中的64a)。作为开关回路的开始，首先通过主开关FET的栅极20a关断主开关FET20，从而迫使体二极管35接通，并连通电流。在一定时间的延迟后， HSFET34通过其栅极34a打开，并迫使体二极管35关断。然而，在体二极 管35关断的过程中，体二极管35会引起附加的反向恢复电流，从其阴极流 向其阳极。当关断的过程完成，恢复电流又突然变为零。需要注意的是，相 同的恢复电流也会经过ISC 14的寄生电路电感19。因此，体二极管恢复电 流的突然终止会在同步降压变换器30中造成剧烈的电压超调和波动，通常称 为振荡。在许多情况下，振荡也会导致主开关FET 20发生计划外的完全不 合需要的再次触发，也被称为"直通(shootthrough)"。再有，振荡也会导致 高能级的导通，以及/或者导致EMI/RFI辐射，从而造成对附近其它感应电子 系统运行的干扰。
对本领域技术人员而言，至此，可以清楚地认识到上述的振荡现象可以 发生在许多其它相类似的开关电路中，例如半桥变换器或逆变器。通常， 串联包含电感网络的ISC的主开关FET的突然关断，会导致在由至少一个电 感元件和寄生电路电感所组成的该电感网络中产生剧烈的电压超调和波动。 需要着重注意的是，这样的电压超调和波动同样会发生在带有寄生电路电感 但没有电感网络的电路中。然而，带有电感网络(没有寄生电感)的电路会 承受更多的来自超调和波动(振荡)的剧烈后果。更具体地说，带有电感网 络的电路会因为负载的电感特性而在振荡中表现出更多的能量损耗，同时， 也会有很大的可能性造成FET不需要的再次触发。至此，同样可以很清楚地 认识到，主开关FET的突然关断会造成通过ISC的高速率负载电流的改变， 即前述的di/dt。因此，限制di/dt就可以使振荡大为减小。
图2A是本发明所述的限制di/dt的装置45a用N沟道MOSFET来实施 的电路示意图。从而，如图1A中的电路的应用方式，其主开关FET20就可 以用限制di/dt的装置45a来代替。如图1C中的电路的应用方式，其主开关 FET20连同体二极管35也可以用限制di/dt的装置45a —并代替。首先，将 介入辅助电感(intervening auxiliary inductor) 41a，串联到主开关N沟道FET 的源极。在运用过程中，辅助电感41a的两端将感应与di/dt成比例的辅助电 感电压41b。然后，将辅助N沟道FET42a并联到主开关N沟道FET40a。 进一步将辅助N沟道FET42a的栅极连接到辅助电感41a的一端，从而使辅 助FET的栅极电压Vgs 58b与辅助电感电压41b相等。无论何时主开关N沟
ii道FET 40a中的电流关断时产生di/dt，辅助电感41a都会首先自动感应到辅
助电感电压41b。当di/dt有接近超过预先设定的最大减小率(di/dt)MAX的趋势
时，与辅助FET的栅极阈值电压Vgs 58b相等的辅助电感电压41b作用到辅 助N沟道FET42a之上，并使之导通，产生的辅助FET电流56b并联于流过 主开关N沟道FET 40a的电流。因此，辅助FET电流50b通过限制di/dt的 最大值(di/dt)MAX，抵消了感性负载电流50b即Ids的di/dt的进一步减小。需 要注意的是稳定的感性负载电流Ids50b，使其di/dt:0，贝U，辅助电感电压 41b=0。增加的感性负载电流Ids50b，使其di/dtX)，贝U，辅助电感电压41b〈0。 在上述情况下，辅助N沟道FET42a将保持关断状态，从而基本不会产生不 必要的影响。当然，对于本领域的技术人员而言，辅助电感41a和辅助N沟 道FET 42a的多种器件电参数需要经过合适的筛选来符合所描述的功能，这 可以通过分析电路模拟和/或实际参数试验来完成。例如，具有较高感应系数 的辅助电感41a倾向于产生能降低(di/dt)MAx值的较高的辅助电感电压41b。 另一方面，具有较高栅极阈值电压的辅助N沟道FET42a倾向于产生较高的 (di/dt)MAx。我们并不希望得到较大的di/dt，因为其在关断的过程中会产生振 荡和其它上述的问题。
以上详细叙述了本发明中采用N沟道MOSFET来限制di/dt的装置，对 于本领域的技术人员而言，本发明中的限制di/dt装置也可以同样采用P沟道 MOSFET，如图2B所示的限制di/dt装置45b，其带有连接主开关P沟道FET 40b的一个附加的辅助电感41a，和一个附加的辅助P沟道FET42b。在应用 于图1B所示的电路中时，图2B所示的限制di/dt装置将代替图1B中的主开 关FET 20。
再有，图3上部是图1A所示的现有技术中的单端非箝制电感开关电路 10a当关断其主开关FET20时的电压电流结合波形图；图3的中部和下部是 结合了图2A所示的本发明的限制di/dt装置45a后的电压电流波形图。比较 现有技术中的感性负载电流Ids 50a和本发明中的感性负载电流Ids 50b，可以 看出本发明中的di/dt大为减小。相应的，比较现有技术的Vds 52a和本发明 中的V&52b，结果显示本发明的电压的超调和振荡也大为减小。作为参考， 重叠现有技术的关联栅极电压Vgs54a和本发明的Vgs 54b，可以看出主开关 FET 20的栅极电压的减小也相应地放缓。另外，图3的下部也表示了辅助FET的电压Vgs 58b以及由其带来的可以抵消感性负载的di/dt进一步减小的 辅助FET电流56b。
图4A是图1C所示的现有技术中的同步降压变换器30关断其主开关 FET 20时的电压电流结合波形图；图4B是结合了图2A中的本发明的限制 di/dt装置45a后的电压电流波形图。需要注意的是，如上文所提及的，现有 技术中的感性负载电流Ids 60a的一部分被称为体二极管反向恢复电流，即现 有技术中的62a，该反向恢复电流是在上文提及的HS FET 34对体二极管35 进行强行关断的过程中被引入的。相同地，本发明的感性负载电流Ids60b中 有一部分被称为体二极管反向恢复电流62b。比较现有技术中的体二极管反 向恢复电流62a的末端和本发明中的体二极管反向恢复电流62b的末端，可 以看出在本发明中di/dt大为减小了。因此，辅助N沟道FET 42a使得体二 极管反向恢复电流可以缓慢关断，并且通过延长其关断时间间隔使体二极管 具有软恢复特性(soft recovery feature)。相应地，比较现有技术的Vds 64a和本 发明的Vds 64b可以得出本发明的电压超调和振荡大为减小的结论。图4B也 表示出了附随的辅助FET电压Vgs66b。
图5A所示的是本发明所述的限制di/dt的装置70a以双栅极FET形态封 装在一个单独芯片上的结构图，其中双栅极FET带有作为固有必要键合线的 寄生电感的辅助电感41a。由于带有附随电感的键合线已经出现在现有的装 置封装中，本发明就将其用做辅助电感41a。在本例中，限制di/dt的装置70a， 以TO-220封装形式封装在单独的芯片中。需要注意的是，此处引用了图2A 所示的本发明的限制di/dt装置45a电路结构图中的多个元件。由于辅助N 沟道FET 42a和主开关N沟道FET 40a并联，所以两者可以建立在同一个 MOSFET芯片72之上，共用公共源极76和公共漏极(图中未表示)，从而 形成以双栅极形式高效封装在单一芯片上的限制di/dt的装置70a，双栅极 FET具有主开关FET栅极78a和辅助FET栅极78b。单一 MOSFET芯片72 通过其带有公共漏极(图中未表示)的底部表面设置在引线框架74的芯片衬 垫75之上。通过芯片衬垫75，单一 MOSFET芯片72的公共漏极(图中未 表示)连接到装置漏极管脚90。单一 MOSFET芯片72的顶部表面带有公共 源极76、主开关FET栅极78a和辅助FET栅极78b。主开关FET栅极78a 和辅助FET栅极78b分别通过主开关FET栅极引线84a和辅助FET栅极引线84b连接到装置栅极管脚88和装置源极管脚86。值得注意的是，若干带 有寄生电感的源极连接线82被用于连接公共源极76和装置源极管脚86。尽 管连接主开关N沟道FET 40a的源极和装置源极管脚86的源极之间的连接 线82是必须的，但是它们的数量和几何大小是可以选择的，这样就可以使源 极连接线带有的寄生电感等于所需的辅助电感41a，从而在保留控制di/dt功 能的基础上简化装置封装，减少成本。
至此，本领域的技术人员也可以清楚地认识到，上述的装置封装结构也 可以应用于主开关FET和辅助FET都是P沟道FET的实施例中。图5B所 示的是本发明用于限制di/dt的共同封装芯片装置70b，其以两个共同封装的 芯片形式封装，其中主开关N沟道FET 40a和辅助N沟道FET 42a分别设置 在分离的两个芯片上，而两个芯片都设置在引线框架74的同一芯片衬垫75 之上。主N沟道FET 40a具有与辅助FET源极77b分离的主FET源极77a， 也具有分立的漏极(图中未表示)。主FET源极77a与辅助FET源极77b通 过芯片内(inter-die)的源极键合线85连接。也可以选择将两个源极77a与77b 通过夹子或金属板连接。主FET40a和辅助FET42a的漏极通过芯片衬垫75 连接。对于本领域的技术人员而言，上述的装置封装结构也可以应用于主开 关FET和辅助FET都是P沟道FET的实施例中。
作为应用N沟道MOSFET的本发明的进一步图示，图6A所示为图1A 中的单端非箝制电感开关电路在结合了图2A所示的本发明的限制di/dt装置 后的扩展了的电路图。引用图5A中的封装装置的标号，作为辅助电感41a 和辅助N沟道FET 42a的栅极的共同一端，装置源极管脚86连接接地端GND 11。作为主开关N沟道FET40a和辅助N沟道FET42a的共同漏极，装置漏 极管脚90连接电感网络15。电感网络15的另一端通过寄生电感19连接电 源电压VIN12。
图6B所示为图1B中的单端非箝制电感开关电路在结合了图2B所示的 本发明的限制di/dt装置后的扩展了的电路图。引用图5A中的封装装置的标 号，作为辅助电感41a和辅助P沟道FET42b的栅极的共同一端，装置源极 管脚86通过寄生电路电感19连接电源电压VIN 12。作为主开关P沟道FET 40b和辅助P沟道FET 42b的共同漏极，装置漏极管脚90连接电感网络15。 电感网络15的另一端连接接地端GND 11。
14至此，本领域的技术人员可以清楚地认识到上述的多种实施方式也可以
轻易地做出修改以适应其它的特殊应用形式。举例来说，实现辅助MOSFET 的优选的低成本方法是将其作为主开关FET的重要组成部分，然而辅助 MOSFET可以建立在一个独立的芯片之上，然后再与主开关FET共同封装在 引线框架之上，这样就可以具有保证两个FET之间的电流路径分离的潜在优 势。再举例来说，封装在单一芯片上的限制di/dt装置70a和封装在共同封装 芯片上的限制di/dt装置70b的封装形式都可采用图示的TO-220封装结构， 从而可以认识到本发明的装置可以应用于任何其它的MOSFET封装结构。
本文通过说明书和附图，介绍了关于本发明的特殊结构的多种可再现的 实施方式。本领域的普通技术人员应当意识到本发明得以通过其它的多种特 殊形式实施，同时，本发明的普通技术人员无需经过过多试验即可实现上述 实施方式。因此，本发明的范围，亦即本专利文件的目的，不仅仅限制于前 述的特殊的可再现实施方式中。任何意义及范围等同于本发明的修改应当被 认为包含在本发明的精神和范围之内。
权利要求
1. 一种限制由主开关FET在其非箝制或部分非箝制电感关断期间所产生的电流微分的电路，其特征在于，所述的限制电流微分的电路包括介入辅助电感，其经由主开关FET的源极串联主开关FET，其用于感应与所述电流微分成比例的辅助感应电压；辅助FET，其与主开关FET并联，所述的辅助FET的栅极连接所述辅助电感的一端，从而使栅极电压等于所述的辅助电感电压，当所述电流微分具有超过预先设定的最大减小率(di/dt)MAX的趋势时，辅助FET自动产生一辅助电流分量，以抵消所述的电流微分的进一步减小；借此将电流微分的最大值限制为(di/dt)MAX。
2. 如权利要求1所述的限制电流微分电路，其特征在于所述的主开关FET 进一步连接到外部电感开关电路，该电感开关电路包括接地端GND和电源电压VIN;以及带有至少一个寄生电感或一个电感元件的电感网络，以此，该限制电流微分电路可受控制来开关电感开关电路，将所述的 电流微分最大值限制为(di/dt)MAx，从而在所述主开关FET关断期间可以 防止相关联的过多的电压超调和振荡。
3. 如权利要求2所述的限制电流微分电路，其特征在于所述的主开关FET 和所述的辅助FET都是N沟道FET。
4. 如权利要求3所述的限制电流微分电路，其特征在于其中电源电压VIN连接电感网络；辅助电感的一端和辅助FET的栅极都连接接地端GND; 主开关FET和辅助FET的漏极都连接电感网络。
5. 如权利要求2所述的限制电流微分电路，其特征在于所述的主开关FET 和所述的辅助FET都是P沟道FET。
6. 如权利要求5所述的限制电流微分电路，其特征在于其中辅助电感的一端和辅助FET的栅极都连接电源电压VIN;主开关FET和辅助FET的漏极都连接电感网络-, 电感网络的另一端连接接地端GND。
7. 如权利要求3所述的限制电流微分的电路，其特征在于其中所述的电感开关电路还包括高压侧FET;主开关FET作为低压侧FET和高压侧FET同步工作，用以对电感网 络实现可控开关；电源电压VIN连接高压侧FET; 辅助电感和辅助FET的栅极都连接接地端GND。
8. —种限制由主开关FET在其非箝制或部分非箝制电感关断期间所产生的 电流微分的装置，其特征在于所述的限制电流微分的装置包括主开关FET;介入辅助电感，其经由主开关FET的源极串联主开关FET，其用于感 应与所述电流微分成比例的辅助感应电压；辅助FET，其与主开关FET 并联，所述的辅助FET的栅极连接所述辅助电感的一端，从而使栅极电 压等于所述的辅助电感电压，当所述电流微分的具有超过预先设定的最大 减小率(di/dt)MAx的趋势时，辅助FET自动产生一辅助电流分量，以抵消 所述的电流微分的进一步减小；借此，当关断非箝制或部分非箝制电感负载时，用以限制电流微分的装置将电流微分的最大值限制为(di/dt)MAx，从而可以防止在非箝制或部分非箝制电感负载中相关联的过多的电压超调和振荡。
9. 如权利要求8所述的限制电流微分的装置，其特征在于主开关FET和 辅助FET被形成在同一块芯片之上，两者共用一个公共源极和一个公共漏 极，从而将所述的限制电流微分装置作为一个双栅极FET。
10. 如权利要求8所述的限制电流微分的装置，其特征在于主开关FET和 辅助FET分别形成在两块分离的芯片上，并将所述的两块芯片共同封装在一 个引线框架之上。
11. 如权利要求8所述的限制电流微分的装置，其特征在于:在最终封装级上， 辅助电感是作为连接主开关FET源极和主开关相应外部端口之间的固有必 需键合线的寄生电感，从而可以简化装置封装结构，降低成本。
12. 如权利要求8所述的限制电流微分的装置，其特征在于所述的主开关 FET和所述的辅助FET都是N沟道FET。
13. 如权利要求8所述的限制电流微分的装置，其特征在于所述的主开关 FET和所述的辅助FET都是P沟道FET。
14. 一种限制电流微分的方法，该电流微分是由主开关FET引起的，该主开 关流过主电流，且该主开关连接外部电感开关电路，该外部电感开关电路包 括接地端GND和电源电压VIN;以及带有至少一个寄生电感或一个电感元件的电感网络， 其特征在于，所述方法包括当所述电流微分具有超过预先设定的最大减小率(di/dt)MAX的趋势时，自动产生与主电流并联的附加辅助电流，以抵消所述的电流微分的进一步 减小；借此，将电流微分的最大值限制为(di/dt)MAx，从而防止在主开关FET 关断过程中产生过多的电压超调和振荡。
15. 如权利要求14所述的限制电流微分的方法，其特征在于其中，自动产 生附加辅助电流的步骤还包括提供了介入辅助电感，其经由主开关FET的源极串联主开关FET，其用于感应与所述电流微分成比例的辅助感应电压；以及提供了辅助FET，其与主开关FET并联，所述的辅助FET的栅极连 接所述辅助电感的一端，从而使栅极电压等于所述的辅助电感电压，当所 述电流微分具有超过所述的(di/dt)MAx的趋势时，辅助FET自动产生所述 的辅助电流。
16. 如权利要求15所述的限制电流微分的方法，其特征在于所述的主开关 FET是N沟道FET，同时也提供一个N沟道FET作为辅助FET。
17. 如权利要求16所述的限制电流微分的方法，其特征在于提供N沟道 FET作为辅助FET的步骤还包括将电源电压VIN连接到电感网络；将辅助电感的一端和辅助FET的栅极都连接接地端GND;以及 将主开关FET和辅助FET的漏极都连接电感网络。
18. 如权利要求16所述的限制电流微分的方法，其特征在于其中所述的电 感开关电路进一步包括高压侧FET，主开关FET作为低压侧FET与高压侧 FET同步工作，用以对电感网络实现可控开关，电源电压VIN连接高压侧 FET，以及还包括所提供的辅助电感和辅助FET的栅极都连接接地端GND。
19. 如权利要求15所述的限制电流微分的方法，其特征在于所述的主开关 FET是P沟道FET，同时也提供一个P沟道FET作为辅助FET。
20. 如权利要求19所述的限制电流微分的方法，其特征在于:提供P沟道FET 作为辅助FET的步骤还包括将辅助电感的一端和辅助FET的栅极都连接电源电压VIN; 将主幵关FET和辅助FET的漏极都连接电感网络；以及 将电感网络的另一端连接接地端GND。
全文摘要
本发明提供一种限制di/dt的电路，该di/dt由主开关FET在其关断期间所抵抗电感开关电路产生。该限制di/dt的电路包括串联主开关FET的辅助电感，其用于感应与di/dt成比例的辅助感应电压；以及与主开关FET并联的辅助FET。该辅助FET的栅极连接所述辅助电感，使栅极电压等于辅助电感电压。当di/dt具有超过预先设定的最大减小率的趋势时，该辅助FET自动产生一辅助电流分量，以抵消所述的di/dt的进一步减小。主开关FET和辅助FET可以形成在同一芯片之上，两者共用源极和漏极。辅助电感作为连接主开关FET源极和主开关相应外部端口之间的固有必要键合线的寄生电感，从而简化封装结构，降低成本。
文档编号H02M1/00GK101425746SQ200810210080
公开日2009年5月6日 申请日期2008年8月20日 优先权日2007年9月28日
发明者圣杰·哈佛纳 申请人:万国半导体股份有限公司