本发明涉及静电保护领域，特别是涉及一种电源钳位静电保护电路。
背景技术：
近些年随着集成电路工艺的快速发展，mos管的线宽越来越窄，结深越来越浅，栅氧层的厚度也越来越薄，这些都加速了电路设计对静电保护（esd，electro-staticdischarge）的需求。当线宽为1µm时，esd事件对电路的影响很小，当进入0.18µm、0.13µm时代，尤其是90纳米以下时代，esd成为了刻不容缓的问题。
通用的esd分为hbm（humanbodymodel人体模式）模式，mm（machinemodel机器模式）模式和cdm（chargeddevicemodel带电模式）模式。hbm和mm模式是外部对芯片进行放电，仅仅依靠输入输出端口的esd保护电路是远远不够的，还需要在电源和地之间加esd保护电路（电源钳位esd电路），从而能够更加快速的泄放电流，以保证整个芯片的esd性能。
参见图1所示，现有的电源钳位esd电路。
检测电路由电阻r1和电容c1组成，其rc延时时间决定着泄放电流的时间，延时时间越大，泄放电流时间也就越多。该检测电路用于检测esd脉冲，正确区分esd脉冲和正常的电源上电脉冲。当电源正常上电时，检测电路要保证电源钳位esd电路不开启，当发生esd事件时，检测电路要能够迅速检测到esd脉冲，并引导电源钳位esd电路工作，从而泄放电流，保护芯片内部电路。
缓冲电路，由三个串联连接的反相器inv1～inv3组成，用于放大检测电路的输出，给泄放电路提供驱动能力，从而驱动泄放管工作。
泄放电路，由nmos晶体管nm1组成，用于泄放esd电流的，当发生esd事件时，泄放电路能正常打开泄放esd电流；当电路正常工作时，泄放电路是关闭的。由于发生esd事件时，电流都是安培量级的，泄放电路的nmos晶体管尺寸都较大。
当在芯片引脚处发生esd事件时，esd电压或电流通过d1留到vdd上，然后再通过nm1管来泄放esd电流。nm1管上的栅极电压就是vdd电压，该电压比芯片引脚处的电压低一个二极管压降。
电源正常上电的时间一般为1ms左右，而发生esd事件的时间为几十纳秒级别。检测电路不仅要正确区分esd脉冲和正常的电源上电脉冲，还要尽量增加延时时间，从而增加泄放esd电流的时间。图1中的检测电路用rc电路进行延时设计，如果rc时间较长，泄放电流效果会更好。图1中的结构在泄放esd电流时，nm1管上栅极的电压就是vdd，该电压越高，泄放电流也会越快。
技术实现要素：
本发明要解决的技术问题是提供一种静电保护电路，在芯片正常上电时，要保证esd电路处于关闭状态，不会误触发esd电路工作，当发生esd事件时，又要尽可能的多泄放esd电流，从而保护电路的内部器件不受损坏。
为解决上述技术问题，本发明是通过以下技术方案实现的：
一种高性能的静电保护电路，其特点是，包括：
一二极管保护电路，由第一二极管d1和第二二极管d2组成，用于提供泄流通路；
一高压产生电路，由第二nmos管nm2、第二pmos管pm2和第三pmos管pm3组成，用于给泄放管的栅极提供更高的驱动电压；
一检测电路，由第一电阻r1和第一电容c1组成，用于检测是否发生静电事件；
一缓存电路，由第一反相器inv1，第二反相器inv2，第三反相器inv3，第二电阻r2，第二电容c2，第一nmos晶体管nm1和第一pmos晶体管pm1组成；
一延时电路，由第四nmos管nm4和第四pmos管pm4组成，用于增加泄放静电的时间；
一泄放电路，由第三nmos晶体管nm3组成，用于泄放主要的静电电流。
所述二极管保护电路，芯片引脚端、pm3管的漏极、二极管d1的正极、二极管d2的负极和内部电路的输入端连接在一起，该点标记为va点，二极管d1的负极和vdd相连，二极管d2的正极和地相连。
所述高压产生电路，pm3管的漏极和va点相连，pm3管的源极和pm2管的源极相连并标记为vddh，pm3管的栅极和nm2管的栅极相连接在一起，该点标记为vb，pm2管的漏极和nm2管的漏极相连接，nm2管的源极接地。
所述的检测电路，第一电容c1和第一电阻r1串联，串联的点作为检测电路的输出端，电容c1的另外一端和地连接，电阻r1的另外一端和电源vdd连接。
所述缓存电路，检测电路的输出端、第一反相器inv1的输入端和第三反相器inv3的输入端相连在一起，第一反相器inv1的输出端和第二反相器inv2的输入端连接，第二反相器inv2的输出端和第二pmos管pm2的栅极相连接，inv3的输出端和第一nmos管nm1的栅极连接，inv1的电源端、inv2的电源端和inv3的电源端接vdd，inv1的地端、inv2的地端和inv3的地端接地，nm1管的源极接地，nm1管的漏极、第二电容c2的一端、第二电阻r2的一端和第二nmos管nm2的栅极连接在一起，电容c2的另外一端接地，电阻r2的另外一端和第一pmos管pm1的漏极连接，pm1管的源极接vdd，pm1管的栅极和nm3管的栅极相连接，该点标为vc。
所述延时电路，nm4管的栅极接vdd，nm4管的漏极接pm2管的漏极和nm2管的漏极，nm4管的源极、pm4管的漏极与nm3管的栅极相连，pm4管的源极接va点，pm4管的栅极接vb点。
所述泄放电路，第三nmos管nm3源极和地连接，nm3管的漏极和vdd连接，nm3管的栅极连接至vc点。
本发明与现有的静电保护电路相比，具有以下优点：
当发生esd事件时，通过提高泄放管栅极电压来加快esd电流的泄放，这样同样的时间内可以泄流更多的esd电流，另外延时电路可以让泄放管有更多的时间来泄放静电电流，让静电电流泄放的更加充分，因此可以更好的保护内部器件，也就具有高性能的静电保护能力。
附图说明
图1是现有的静电保护电路原理图；
图2是本发明的静电保护电路一实施例原理图。
具体实施方式
下面结合附图与具体实施方式对本发明作进一步详细的说明：
参见图2所示，在下面的实施例中，本发明所述的静电保护电路，包括：
一二极管保护电路，由第一二极管d1和第二二极管d2组成；一高压产生电路，由第二nmos管nm2、第二pmos管pm2和第三pmos管pm3组成；一检测电路，由第一电阻r1和第一电容c1组成；一缓存电路，由第一反相器inv1，第二反相器inv2，第三反相器inv3，第二电阻r2，第二电容c2，第一nmos晶体管nm1和第一pmos晶体管pm1组成；一延时电路，由第四nmos管nm4和第四pmos管pm4组成；一泄放电路，由第三nmos晶体管nm3组成。
电阻r1和电容c1组成的检测电路，例如设计其rc延时时间为150ns左右，一般esd事件的发生时间都是几十ns级别的，当发生esd事件时，其检测电路可以正确的检测出，当芯片快速上电时，又不会误触发。
当芯片正常上电时候，检测电路的输出端为高电平，反相器inv2的输出端就是高电平，pm2管截止，那么泄放管nm3处于关闭状态。虽然va点的电压会通过pm4管传输到vc，但是也会很快泄放到地，vc点还是维持在低电平上。
当发生esd事件时候，检测电路的输出端为低电平，那么反相器inv2的输出端就是低电平，pm2管是导通的，inv3输出端为高电平，此时nm1导通，拉低vb点电平，导通pm3管和pm4管，vddh电压就通过nm4管传输到vc点，nm3管开始泄放电流。vddh电压就是芯片引脚处引入的esd电压，比vdd电压高一个二极管压降，nm3管的栅极电压越高，泄放电流就可以越快。
当nm3管开始泄流时，pm1管就处于恒定关闭状态，由于延时电路和反馈网络的存在，nm2管关闭的时间会更长一点，那么nm3管的栅极就能持续更久的更高的电压，也就使得nm3管可以更加充分的泄放esd电流，最终电路的抗静电性能也就会更好。
采用smic0.13um工艺进行模拟仿真，在同等条件下，假设瞬间的esd电压为20v，背景技术的电路，nm2管的栅极泄放高压为17.8v，泄放时间为230ns，而本发明的电路中，泄放管栅极的高压为19.6v，泄放时间为890ns，从仿真对比结果来看，本发明具有更高的泄放电压和更长的泄放静电电流的时间。
虽然本发明利用具体的实施例进行说明，但是对实施例的说明并不限制本发明的范围。本领域内的熟练技术人员通过参考本发明的说明，在不背离本发明的精神和范围的情况下，容易进行各种修改或者可以对实施例进行组合。