展示的单一可配置时间延迟电路的示意性波形时序图。
[0022]虽然本发明可具有各种修改及替代形式，但在图式中展示且在本文中详细描述本发明的特定实例实施例。然而，应理解，本文对特定实例实施例的描述并不希望将本发明限于本文所揭示的特定形式，而是相反，本发明希望涵盖如通过所附权利要求书界定的所有修改及等效物。
【具体实施方式】
[0023]为来自多个PWM产生器的每一 PWM控制信号提供可配置时间延迟电路。每一时间延迟电路的可配置时间延迟针对相关联功率转换应用的特定需求是用户可配置的。延迟电路经调整使得PWM控制信号中的每一者同时到达其相关联功率晶体管。此可通过确定必须横贯最长传播时间的PWM控制信号的最大延迟时间且将所述PWM控制信号的延迟设定到实质上零延迟来完成。随后，可通过从最长传播时间减去其它PWM控制信号中的每一者的传播时间而确定用于所述其它PWM控制信号的所有其它延迟时间设定。借此确保所有PWM控制信号如当其离开其相应PWM产生器时一样，以实质上相同时间关系到达其相应功率晶体管控制节点。
[0024]现参考图式，示意性说明特定实例实施例的细节。将通过相同数字表示图式中的相同元件，且将通过具有不同小写字母后缀的相似数字表示类似元件。
[0025]参考图1，描绘具有多个互补高和低脉冲宽度调制(PWM)信号及展示理想控制信号时序的多个切换功率晶体管的PWM产生器的示意性框图。在理想电路布局中，来自PWM产生器102的所有PWM控制信号将实质上同时到达其相应功率晶体管的栅极。
[0026]参考图2，描绘具有多个互补高和低脉冲宽度调制(PWM)信号及展示更现实控制信号时序的多个切换功率晶体管以及引入PWM控制信号时序延迟的驱动器及隔离电路的PWM产生器的示意性框图。不同于图1中所展示的理想电路布局，高侧栅极驱动器210、反相器212及经隔离栅极驱动器214对功率晶体管的正常操作是必需的，且将引入各种时间的传播时间延迟。
[0027]参考图3，描绘理想PWM控制信号时序及更现实典型PWM控制信号时序的示意性波形时序图。由于图1的理想电路布局及相关PWM控制信号对(PWMxH及PWMxL)的逻辑电平转换实质上同时发生，借此防止高和低功率晶体管两者同时开启或关闭。然而在图2中所展示的实际电路布局中，相关PWM控制信号对(PWMxH及PWMxL)的逻辑电平转换的时间延迟偏斜可不同时发生，从而引起电流直通(高和低功率晶体管两者同时开启)或由功率晶体管的延迟接通引起的电压尖峰(高和低功率晶体管两者同时关闭)。在切换模式功率转换应用中，这些情况都是不合需要的。
[0028]参考图4，描绘根据本发明的特定实例实施例的具有多个PWM产生器及可配置时间延迟电路的PWM产生器的示意性框图。通常由数字400表示的数字装置(例如，微控制器)可包括多个PWM产生器402、多个高可配置时间延迟电路404及多个低可配置时间延迟电路406。可将所述多个高和低可配置时间延迟电路404及406中的每一者设定为由实质上同时到达其相关联功率晶体管的PWMHx及PWMLx控制信号中的每一者要求的时间延迟确定的时间延迟。
[0029]参考图5，描绘根据本发明的特定实例实施例用于为如图4中所展示的单一可配置时间延迟电路提供时间延迟的多个移位寄存器及多路复用器的示意性框图。可配置时间延迟电路404及406可包括多个移位寄存器520、多路复用器522及延迟控制寄存器524。移位寄存器中的每一者将时间延迟引入到输入PWM信号。多路复用器522用于选择对应于由相关联PWM控制信号要求的总时间延迟(从输入PWM信号到经选择位移寄存器520的输出的时间延迟的总和)的特定移位寄存器520的输出。延迟控制寄存器524可用于存储对应于所要时间延迟的多路复用器522的输入号码，且用于控制多路复用器522以将所述输入耦合到其输出(输出PWM)。
[0030]参考图6，描绘根据本发明的另一特定实例实施例用于为如图4中所展示的单一可配置时间延迟电路提供时间延迟的多个移位寄存器及多路复用器的示意性框图，其进一步具有初始化、旁通及替代输入PWM信号控制。可配置时间延迟电路404a及406a可包括以与图5中所展示及上文所描述的对应元件实质上相同方式工作的多个移位寄存器630、多路复用器522及延迟控制寄存器524。如下文中更充分描述，可为延迟元件初始化、延迟旁通及延迟调换提供额外特征。
[0031]继例如(但不限于)系统复位或异步外部事件后，如由用户指定而设定或清除延迟元件(移位寄存器620)。此特征可用于装置及应用初始化。延迟旁通特征可用于旁通延迟元件(移位寄存器620)，使得输入PWM信号可尽可能快地传播到输出PWM。当耦合到输入PWM信号的多路复用器626的输入连接到其输出时，提供延迟旁通特征。可通过NAND门628及630控制多路复用器626的输入选择。此特征可用于立即响应于在应用电路中的情境，例如(例如但不限于)限流或故障条件。延迟调换特征可用于允许将正常PWM输入调换为可来自不同延迟电路且可响应于在应用电路中的外部事件而使用的替代PWM输入。
[0032]预期且在本发明的范围内，如图5及6中所展示，微控制器可提供移位寄存器、多路复用器、寄存器及逻辑电路。
[0033]参考图7，描绘根据本发明的又一特定实例实施例用于为如图4中所展示的单一可配置时间延迟电路提供时间延迟的多个计数器及比较器的示意性框图。可配置延迟电路404b及406b可包括:正边沿检测器740，其检测何时输入PWM信号从逻辑低变成逻辑高；负边沿检测器742，其检测何时输入PWM信号从逻辑高变成逻辑低；逻辑高计数器启用触发器744，其具有耦合到正边沿检测器740的输出的设定输入；逻辑低计数器启用触发器746，其具有耦合到负边沿检测器742的输出的设定输入；逻辑高计数器756，其具有耦合到逻辑高计数器启用触发器744的Q输出的计数启用输入；逻辑低计数器748，其具有耦合到逻辑低计数器启用触发器746的Q输出的计数启用输入；延迟寄存器752，其存储在确定施加到输入PWM信号的时间延迟的量时使用的时间延迟值；逻辑高比较器754，其具有耦合到逻辑高计数器756的输出的第一输入、耦合到延迟寄存器752的输出的第二输入以及耦合到逻辑高计数器756及逻辑高计数器启用触发器744的清除输入的输出；逻辑低比较器750，其具有耦合到逻辑低计数器748的输出的第一输入、耦合到延迟寄存器752的输出的第二输入及耦合到逻辑低计数器748及逻辑低计数器启用触发器746的清除输入的输出；及输出触发器758，其具有耦合到逻辑高比较器754的输出的设定输入、耦合到逻辑低比较器750的输出的清除输入及用于提供经延迟的输出PWM信号的Q输出。
[0034]参考图8，描绘图7中所展示的单一可配置时间延迟电路的示意性波形时序图。当通过正边沿检测器740检测输入PWM信号上的正边沿(逻辑低到逻辑高)时，在逻辑高计数器启用触发器744的设定输入上断言正边沿脉冲(PoS_Edge)。借此逻辑高计数器启用触发器744的Q输出(Pos_Cnt_En)断言逻辑高到逻辑高计数器756的计数启用输入，随后逻辑高计数器756开始正数计数，直到其中的计数等于延迟寄存器752中的值(延迟时间)为止。其中逻辑高比较器754的相等(EQ)输出断言Pos_Cnt_End逻辑高到输出触发器758的设定输入及逻辑高计数器启用触发器744的清除输入。一旦Pos_Cnt_End逻辑高经断言，输出触发器758的Q输出就变成逻辑高，借此在逻辑高处产生经时间延迟的输出PWM信号。经时间延迟的输出PWM信号停留在逻辑高处，直到在输出触发器758的清除输入上断言逻辑高为止。
[0035]当通过负边沿检测器742检测在输入PWM信号上的负边沿(逻辑高到逻辑低)时，在逻辑低计数器启用触发器746的设定输入上断言负边沿脉冲(Neg_Edge)。借此逻辑低计数器启用触发器746的Q输出(Neg_Cnt_En)断言逻辑高到逻辑低计数器748的计数启用输入，随后逻辑低计数器748开始正数计数，直到其中的计数等于延迟寄存器752中的值(延迟时间)为止。其中逻辑低比较器750的相等(EQ)输出断言Neg_Cnt_End逻辑高到输出触发器758的清除输入及逻辑低计数器启用触发器746的清除输入。一旦Neg_Cnt_End逻辑高经断言，输出触发器758的Q输出就变成逻辑低，借此终止经时间延迟的输出PWM信号到逻辑低。经时间延迟的输出PWM信号停留在逻辑低处，直到再次在输出触发器758的设定输入上断言逻辑高为止。此PWM信号延迟循环持续如上文所描述重复，其中每PWM周期(循环)仅发生输入PWM信号的一个正转换