[0059]另外，在一个实施例中，电能接收时间^与电能接收时间TρΕ?Ρ电能转换时间T pc之和的比率，即TPK/(TPK+Trc)可以认为是“电能转换占空比”。在一个稳定的状态下，转换电路300的输出电压乂^^可以被调节成一个相对稳定值，这个稳定值是由电能转换占空比确定的。如果电能转换占空比增加，这个相对稳定值也会增加，而电能转换占空比减小，该相对稳定值也会减小。在一个实施例中，电能转换占空比是由PWMl信号和PWM2信号的占空比确定，如等于PWMl信号或PWM2信号占空比的两倍。这样，控制器202可以增加或减小PWMl信号或PWM2信号的占空比来满足不同的目标输出电压Vtm。有利地，通过增加PWMl信号的脉冲和PWM2信号脉冲之间的时间间隔，即图7所示的T#P T 3之间的时间间隔，电能转换占空比可以从相对较小的值变为较大的值；如果要将电能转换占空比从相对较大值变为相对较小值，可以通过减小PWMl信号的脉冲和PWM2信号脉冲之间的时间间隔。这样，电能转换电路300可以将输出电压Vott调节至目标电压，该目标电压在一个相对较宽的范围内。
[0060]另外，在一个实施例中，PWMl信号和PWM2信号可以有相同的脉宽和相同的频率。这样，当转换电路300的负载功率改变时，驱动信号ZVSl、ZVSlb、ZVS2和ZVS2b可以有50%的占空比。比如，当转换电路300以第一功率为负载供电时，驱动信号ZVSl、ZVSlb、ZVS2和ZVS2b为50%的占空比。如果转换电路300以不同于第一功率的第二功率为负载供电时，驱动信号ZVSl、ZVSlb、ZVS2和ZVS2b也可以有50%的占空比。这样，不管转换电路300是为重负载还是轻负载供电，只要保证开关的驱动信号在50%的占空比，开关Q1-Q4可以交替地导通和断开。有利地，即使PWMl信号和PWM2信号的脉宽被控制在一个相当小或相当大的值，只要使得开关的驱动信号具有50%的占空比，开关Q1-Q4可以适当地导通或断开。
[0061]图5B所示为根据本发明的一个实施例，用于生成上述PWMl信号和PWM2信号的信号发生器208的电路模块图。图5B将结合图2、图3、图4、图5A和图7来描述。在一个实施例中，信号发生器208与美国专利公开号US2013/0016530中的控制电路340具有相同的结构，该美国专利已作为参考文献加入到本发明中。如图5B所示，信号发生器208包括脉宽控制电路512、频率控制电路514、比较电路516和多路选择器518。
[0062]在一个实施例中，脉宽控制电路512接收电能转换电路312的输入电压Vin，并控制PWM信号520的脉宽与输入电压Vin成反比。在一个实施例中，脉宽控制电路512可以包括定时器，该定时器开始计时来响应触发信号526。脉宽控制电路512还会将PWM信号520设置成逻辑高电平来响应触发信号526。当达到时间间隔Tw后，将PWM信号520设置成逻辑低电平，其中时间间隔I?与输入电压V IN成反比。时间间隔T M可以是设定值，如T M =K/V’IN，其中￥’?表示变压器电路320的初级绕组两端的电压，是由输入电压Vin来确定的，而系数K为预设的常数。另外比较电路516将输出端口 VOUT的输出电压Vtm与目标电压Vtaket做比较，并将比较结果传送给频率控制电路514。频率控制电路514根据比较结果可以控制触发信号526的频率，这样当输出电压Vqut小于目标电压V TA■时，信号发生器208增加PWM信号520的频率，而当输出电压Vqut大于目标电压Vtake^，信号发生器208减小PWM信号520的频率。在一个实施例中，比较电路516包括误差放大器或差分放大器来比较输出电压V-与目标电压V TAKeET。频率控制电路514可以是但不限于定时器，可以在PWM信号520为逻辑低电平时控制时间间隔。频率控制电路514可以是但不限于可控振荡器，如电压控制振荡器。多路选择器518可以将PWM信号520的脉宽交替地传输至通道522和524来生成上述的PWMl信号和PWM2信号。
[0063]最后，控制器202可以通过信号发生器208来控制电能接收时间Tra(如1\到T 2的时间间隔，T#ljT4的时间间隔等)与输入电压Vin成反比。这样，有利地，如图7所示，初级电流Ip具有基本恒定的纹波幅度Δ I p，该基本恒定的纹波幅度Δ Ip可以稳定电能转换过程。同样，信号发生器208可以将PWM信号520的脉宽与输入电压Vin的比例设置成预设值，将预设值(比如纹波幅度△ Ip)控制在饱和极限状态，这样可以避免变压器电路320铁芯产生饱和电流。
[0064]另外，控制器202可以通过信号发生器208根据输出电压Vqut调整PWMl信号和PWM2信号的频率，以优化转换电路300，比如减小开关损耗，提高电能转换的效率，并将输出电压Vtot调节至目标电压，该目标电压为相对宽的电压范围。关于基本恒定的纹波幅度Δ ΙΡ、PWMl信号和PWM2信号的频率变化的详细描述可以在美国公开专利US2013/0016530中找到，在此不再详述。
[0065]此外，如上所述，在一个实施例中频率控制电路514为可控的振荡器。该振荡器根据输出电压Vott在可控频率下生成触发信号526。脉宽控制电路512可以根据独立于输出电压vOTJT的输入电压V IN来控制PWM信号520的脉宽。在一个实施例中，振荡器为触发信号526设置最大频率，并将触发信号526的频率限制在最大频率以内。该最大频率小于1/ΧΝ，其中Tw表示PWM信号520为逻辑高电平所持续的时间。在另一个实施例中，振荡器检测PWM信号520为逻辑高电平还是逻辑低电平。如果转换电路300为重负载供电，在PWM信号520为逻辑高电平时停止生成触发信号526，而检测到PWM信号520的下降沿后生成触发信号526。这样，有利地，可以避免在PWM信号520为逻辑高电平时生成触发信号526。
[0066]图5C所示为根据本发明的实施例的图4中第二逻辑单元4062的电路模块图。如图5C所示，第二逻辑单元4062包含或非门G5、G5，、G6和G6’。驱动信号ZVS2和ZVSlb提供给或非门G5’。反馈信号(如图3中的反馈信号FB)和或非门G5’的输出提供给或非门G5来生成控制信号SYNCl，用于控制图3中整流电路314的整流开关SI。同样地，驱动信号ZVSl和ZVS2b提供给或非门G6’。反馈信号FB和或非门G6’的输出提供给或非门G6来生成控制信号SYNC2，用于控制图3中整流电路314的整流开关S2。如图3所描述的，如果流过检测电阻RSEN的次级电流Is降至零安培(如图7所示的T a，Tb时刻)，反馈电路316可以将反馈信号FB (包含有逻辑高电平脉宽)提供给第二逻辑单元4062。一旦收到反馈信号FB,图5B中的或非门G5和G6可以分别控制驱动信号SYNCl和SYNC2为逻辑低电平。有利地，图3中的整流开关SI和S2断开，避免变压器电路320的次级绕组流过反向电流，从而避免转换电路失灵。
[0067]图6所示为根据本发明的实施例的延迟单元506的电路模块图。图6将结合图5A来描述，其中图6中标号与图5A中标号相同的元件具有相同的功能。延迟单元506是图5A中的延迟单元5061-5064的一个实施例，不能将延迟单元506的结构认为是对本发明的限制。本领域的技术人员应理解延迟单元5061-5064可以在其他的实施例中有不同的结构。
[0068]如图6所示的实施例，延迟单元506包含BBM单元602和或非门G7。BBM单元602包含路径Pl和路径P2。路径Pl包含或非门Gl6tl2,路径P2包含或非门G26(l2、电阻R6tl2、二极管D6tl2和电容C6tl2。在一个实施例中，当延迟单元506检测到其输入端口 604出现下降沿，例如是从图5中的锁存器502、锁存器504、非门G3或者非门G4接收到的下降沿，非门616(12会立刻输出逻辑高电平信号至非门G7，这样非门G7可以立刻输出逻辑高电平驱动信号ZVS ;同时，非门626(12可以通过电阻R 6(12和二极管D 6(12输出逻辑高电平信号为电容C 6(12充电，这样电容C6tl2可以充电至逻辑高电平。当延迟单元506检测输入端口 604出现上升沿时，非门Gl6tl2可以输出逻辑低电平信号至非门G7，同时，非门G2 6(12也输出逻辑低电平信号使得电容(:6(12通过电阻R 6(12放电，从而电容C 6(12的电压从逻辑高电平减少。这样，一旦检测到输入端口 604出现上升沿，延迟单元506会保持驱动信号ZVS为逻辑低电平直至电容C6tl2两端的电压降至逻辑低电平。
[0069]所以，当延迟单元506接收到逻辑低电平信号，延迟单元506可以将驱动信号ZVS设置成逻辑低电平而不需要延迟，而当延迟单元506接收到逻辑高电平，延迟单元506会经过一个BBM延时(如延时Dbbm)后将驱动信号ZVS设置成逻辑高电平。在一个实施例中，BBM延时Dbbm包括电容C 6(12的电压从逻辑高电平降至逻辑低电平值所持续的时间。
[0070]图7所示为根据本发明的实施例，信号PWM1、PWM2、ZVSU ZVS2、ZVSlb, ZVS2b、SYNCl、SYNC2和FB，以及电流Ip和I s的波形图。图2中直流/直流转换器200的工作流程将根据图7，并结合图2、图3、图4、图5A、图5B、图5C以及图6来描述。
[0071]如图7所示，信号发生器208 (如图2、图4或图5C)交替地生成PWMl信号和PWM2信号脉冲。当PWMl信号为逻辑高电平时，第一逻辑单元4061(如图4或图5A)可以通过控制驱动信号ZVSl和ZVS2b为逻辑高电平来导通开关Ql和Q4 ;而当PWM2信号为逻辑高电平时，第一逻辑单元4061可以通过控制驱动信号ZVS2和ZVSlb为逻辑高电平来导通开关Q2和Q3。这样当PWMl信号或PWM2信号为逻辑高电平时，图3中的电能转换电路312工作在上文所提到的电能接收模式。当PWMl信号和PWM2信号同时为低电平时，则驱动信号ZVSl和ZVS2为逻辑高电平导通开关Ql和Q2，或者是驱动信号ZVSlb和ZVS2b为逻辑高电平导通开关Q3和Q4。这样，当PWMl信号和PWM2信号均为逻辑低电平时，电能转换电路312工作在上文所提到的电能转换模式。所以，电能转换电路312可以交替地在电能接收模式和电能转换模式之间切换。
[0072]不管电能转换电路312是处于电能接收模式到电能转换模式的过渡阶段，还是从电能转换模式到电能接收模式的过渡阶段(如在1\、T2, 1~3或T 4时刻)，第一逻辑单元4061(图4或图5A所示)可以避免驱动信号ZVSl