专利名称：基于升降编码的数/模转换器和延迟锁定环设备及方法
技术领域：
本发明涉及DAC(数/模转换器)和DLL(延迟锁定环)领域，特别是涉及基于升降编码(escalator code)的DAC和DLL。
背景技术：
附着在印刷电路板(PCB)上的新集成电路，例如同步动态随机存取存储器(SDRAM)、RAMBUS DRAM等等，包括DLL(延迟锁定环)电路。DLL电路在内部时钟和例如由存储控制器提供的外部基准或系统时钟之间维持预定的相位关系。
在其最简单的形式中，DLL具有可编程延迟线和一些控制逻辑块。延迟线产生基准时钟信号的延迟信号。延迟的时钟信号被供给集成电路的其它内部电路，例如DRAM集成电路(IC)，DLL是其中的一部分。除了被供给IC的其它电路之外，内部时钟信号同时也反馈给DLL的延迟控制逻辑块。为了调整将由可编程延迟线生成的延迟量，延迟控制逻辑块比较反馈回来的时钟信号和基准时钟信号。
图1A描述了根据现有技术的DLL。DLL100接收基准时钟REFCLK，它被供给可变延迟线110。延迟的时钟信号CLKOUT被输出到IC的其它部分(未示出)。输出时钟信号CLKOUT同时经由复制延迟单元(replica delayunit)140作为信号FBCLK反馈给相位比较器130，该相位比较器也接收基准时钟REFCLK。相位比较器130向延迟控制电路(DCC)120提供递增/递减计数信号。DCC120包括向N位数/模转换器(DAC)提供N位输出的计数器122。因此，DAC121和DCC120向可变延迟线110输出延迟调整信号DLYADJ。
DLL100的功能是在基准时钟信号REFCLK和输出时钟信号CLKOUT之间获得预定量的相位差。为简单起见，可以在假定预定延迟量是360度或一个周期的情况下解释DLL10的操作。现在，将根据图1B的波形讨论DLL100的操作。在图1B中，画出了基准时钟REFCLK的波形。在REFCLK波形下方，画出了反馈时钟FBCLK的波形。正如期望的那样，反馈时钟FBCLK在相位上被延迟，即，相对于基准时钟REFCLK的波形向右移动。前面已经假定预定相位为一个周期，提供箭头160-168是为了强调在反馈时钟FBCLK波形的上升沿和在基准时钟REFCLK波形中的下一各自周期的上升沿之间的延迟。从图1B可以看出，DLL100的作用是缩短由箭头160-168指出的延迟。
在图1B中，同时描述了相位比较器130的递增计数波形和递减计数波形。每一个箭头160-168指出了需要的额外延迟，虽然对于波形160到波形168来说是较少的量。因而，在递增计数波形中的方脉冲170-178的宽度从脉冲170到脉冲178减小。
在图1B中也画出了在基准时钟信号REFCLK和反馈时钟信号FBCLK之间的相位幅度。从相位(PH)波形可以看出，如向上的箭头180-188指出的那样，相位差的幅度从脉冲170到178减小。同样地，由N位DAC121输出的延迟调整DLYADJ与相位差的减小成反比增加。同样地，延迟波形，即说明如何接近整个周期是延迟的波形，与由相位(PH)波形的箭头180-188所显示的减小一致从左到右减小。
DAC121可以采用多种方式实现。最简单的实现是向DAC120中的各个晶体管分配二进制加权。图3是根据现有技术的二进制加权的DAC300的示意方框图。DAC300包括四个1位转换器302、306、310和314，它们反映了4位加权系统的设定(选择数字4是为了简单起见；一般的DAC包括更多位)。1位转换器302包括输出晶体管322，其具有宽长比(wide-to-length)W/L的通道，以便能够产生幅度为i的单位电流。1位转换器306具有输出晶体管324，其通道宽长比为2W/L，可以吸收幅度达2i的电流，即转换器302的两倍。1位转换器310具有输出晶体管326，其通道宽长比为4W/L，可以吸收幅度为4i的电流。1位转换器314具有输出晶体管328，其通道宽长比为8W/L，可以吸收幅度为8i的电流。
二进制系统，象所有的位置数字系统(positional number system)，根据各个位的组合表示数字，其中，每个位根据它的相对位置和是处于0状态还是处于1状态来表示子值(sub-value)。一个四位二进制数具有位b3b2b1b0，其中，b0＝20＝1，b1＝21＝2，b2＝22＝4和b3＝23＝8，即，b3＝8b1，b2＝4b1和b2＝2b1。从一位转换器314、310、306和302可以看出它们各自的电流反映了用于4位二进制数字的二进制加权。
DAC 300还包括缓冲器320。缓冲器320的一个输出318分别与1位转换器302、306、310和314的输入304、308、312和316连接。根据施加于每一1位转换器的控制信号，即，转换器302的b0和b0b、转换器306的b1和b1b、转换器310的b2和b2b、和转换器314的b3和b3b，每个1位转换器被选择性地导通或切断。如果导通，每个1位转换器吸收其各自电流。如果所有的晶体管被导通，它们一起将它们各自电流的和从输出线318上的缓冲器320拖曳出来。类似地，缓冲器320的第二输出线321输出与从输出线318拖曳出来的相同量的电流。第二输出线321上的电流代表延迟调整信号DLYADJ。
图2A是在基准时钟REFCLK和DLL100的时钟输出CLKOUT之间的示例延迟量的描述。从波形DLY可以看出它是典型的衰减曲线，稳定至预定量的延迟208。应当注意的是输出时钟CLKOUT是可以连续变化的模拟信号。相反，延迟控制电路(DCC)120是将来自相位比较器130的递增/递减控制信号转换成二进制加权的字的数字设备。由于各种原因，例如热波动、系统电压波动、噪声等等，在延迟波形DLY中将有一些振荡和抖动210，甚至是在DLL已经达到锁定状态，即在波形DLY稳定在预定量的延迟208之后。该抖动210落在值220的范围之内。如图所示，DLL100的锁定状态在4μs之后获得。
图2B是6位二进制字和它们的十进制相等值的描述。为了简化说明，假定抖动210等于由计数器122输出的计数值3110和3210。换句话说，假定对应于抖动210的计数值是3110和3210。从图2B可以看出从3110到3210的转换包含了在每个位b0-b5的状态变化。当计数值在3110和3210之间循环(或抖动)，每个位b0到b5在状态0和1之间来回重复地变化。
当由计数器122输出的计数中的任意位从1变到0或从O变到1，电流或者停止流动，或者开始流经各自1位转换器的相应晶体管。如果仅仅对应于最低有效位的晶体管导通或断开，电流差可以忽略。但是，如果所有的晶体管改变它们的导通状态，如图2B所示的从3110到3210或从3110回到3210的转换，将会涉及大量电流。
图2C描述了在其中所有晶体管分别导通或切断开，即多位转换的理论情况下的电流量。这里，X轴对应于时间而Y轴对应于电流。线240描述在多位转换时间246切断的总电流，同时线242画出了在转换时间或点246导通的总电流。线244画出了线240和线242之和。在该理论情况下，切断电流量实际上等于导通电流量，因而，涉及的总电流量的变化很小或不改变。
图2D画出了与多位转换点246相关联的电流量的实际值。由于线248描述在多位转换点246切断的总电流，所以它对应于线240。由于线250画出了在多位转换点246导通的总电流，所以它对应于线242。由线248和250可以看出，与理论线240和242的尖锐转换相比，它们的变换是渐进的。由于252画出了线248和线250表示的电流之和，线252对应于线244。从线252可以看出多位转换点246的总电流有显著的减少。与相对的理论情况下实质上的平直线244相比较有明显的变化。
在多位转换期间，如图2D的线252表示的流经DAC121的总电流的大变化在集成电路中产生了大量噪声。这是一个问题。当DAC121被强制通过多位转换，例如从3110到3210或从3110回到3210，重复地循环。该问题显著恶化。
现有技术试图通过使数/模转换器(DAC)121基于不同的编码而不是简单的二进制加权编码来解决该问题。特别是，采用二进制加权编码和温度计编码(thermometer code)的混合编码。在混合编码中，数字的一部分由二进制加权编码表示，一部分由温度计编码表示。在温度计编码中，每一位表示预定的十进制值。
图4A是混合温度计/二进制编码示例的表。这里，最低有效位对应于二进制编码部分，即位c0和c1。更高有效位由温度计编码部分表示，即位b0、b1、b2和b4。为了简单起见，图4A的混合编码假定只需要表示最大1910的情况。
从图4A中对应于数字010-310的行可以看出，温度计编码全部为零值而二进制部分表现出典型的二进制行进(binary progression)。在数字410，二进制部分复位为零而温度计编码中的b0为值1，其它位b1到b3保持0。从410-710的行进可以看出二进制编码部分通过正常的二进制行进增加而温度计编码部分保持相同。然而在数字810，二进制部分复位为0而温度计编码部分的b1位为值1。从810到1110的进位可以看出二进制编码部分经过正常的二进制行进而温度计编码部分保持相同。在数字1210，二进制部分复位而温度计编码部分的b2位变为值1。
图4B是根据现有技术的用于生成图4A的混合编码的电路的示意方框图。4位计数器410接收递增/递减计数信号(来自比较器130)。两个最高有效位c3、c2供给热解码器420(thermal decoder)，其输出4位温度计编码b3b2b1b0。
图4C是基于图4A-4B的混合编码的DAC 430的示意方框图(根据现有技术)。DAC430包括六个1位转换器4311、4312、4313、4314、4321和4322。1位转换器4311具有W/L率，其可以被考虑用来产生具有已知的如i幅度的单位电流。与二进制加权保持一致，对于2i的电流量，1位转换器具有比率2W/L。四个1位转换器4311-4314具有相同的比率，即用于电流量4i的4W/L。转换器4321和4322分别接收输出c0-c1。转换器4311-4314分别接收输出b0-b2。
根据多位转换，图4A的混合编码在310和410、710和810、1110和1210、以及1510和1610之间的转换上表现出比较差的性能。但是应当注意的是在这些变换期间中仅仅有3位改变，即二进制编码位c0和c1以及仅一个温度计编码位。因此，在转换期间基于混合编码的DAC总电流的变化比纯二进制编码类型的DAC要小得多。这是由混合编码的温度计编码特征带来的优点。
但是，温度计编码特征也带来了一些缺点。为了保持二进制编码部分的位数相对较少，温度计编码的每一位可以代表相对较小的十进制的相等值(equivalent)。在图4A的例子中，温度计编码部分的每一位表示数字410，它对应于于22。因此，在图4A的混合编码中，二进制部分仅仅保持两个二进制位c0和c1。如果二进制编码部分被增加到3位以便二进制编码部分的最高有效位具有表示22＝410的值，那么温度计编码中的每一位将代表2的下一更高幂，即23＝810。
该关系很重要，因为当由每一温度计编码位代表的十进制相等值减小，用来表示特定值所需的温度计编码位的位数将增加。在图4A的例子中，混合编码可以表示的最大值仅仅是1910。这是一个小数字，然而它却需要4位温度计编码。象这样，使用温度计编码带来的问题是它一般需要很多的位来表示一个相对大的数。因此，相应的晶体管电路在集成电路上占用大量的表面区域且其连线部分将使DAC的结构相当复杂。
发明内容
其中，本发明的实施例提供一种数/模转换器(DAC)(以及相应方法)，包括升降编码生成器(escalator code generator)，用于响应外部提供的计数触发信号以生成升降编码；和升降编码/模拟转换器(ECAC)，用于从所述生成器转换所述升降编码；其中，所述生成器被安排来(1)使用具有硬币编码(coin code)部分和现金编码(cash code)部分的混合编码来表示基于10的数字以减少在计数方向改变时现金编码部分中的多位转换，所述硬币编码相应于所述现金编码中的一个或多个最低有效位但少于所述现金编码的所有位；和(2)将第一方向中的计数表示成由所述硬币编码表示的基于10的数字和由所述现金编码表示的基于10的数字之和；其中所述生成器可操作以在所述计数改变方向时改变所述硬币编码而所述现金编码保持相同直到超过所述硬币编码的计数能力，所述现金编码在超过所述硬币编码的计数能力之后可改变；其中在相邻的基于10的数字之间的循环表现在所述硬币编码部分而保持所述现金编码部分相同；且其中因为所述循环在所述硬币编码部分中体现，由这样的循环而被引入所述ECAC的输出的噪声减少。
根据本发明实施例的升降编码生成器包括硬币编码计数器和现金编码计数器。硬币编码计数器用于计算硬币编码的值，可以操作以响应从相位检测器输出的递增计数和递减计数信号UP和DN。现金编码计数器可以操作来响应来自硬币编码计数器的输出信号S1和S0以及来自相位检测器的递增计数和递减计数信号UP和DN。即，硬币计数器接收来自相位检测器的计数脉冲以输出2位硬币编码S[10]。硬币计数器具有基于计数脉冲的00、01和11状态中的任何一种状态。当硬币计数器达到11状态，即满状态，递增计数信号UP不能增加硬币计数器中的值但可以增加现金计数器的值。
例如，在硬币计数器到达00状态之后，即空状态，递减计数信号DN不能减小硬币计数器的值但可以减小现金计数器的值。现金计数器接收来自相位检测器的计数脉冲和来自硬币计数器的硬币编码S[10]以输出现金编码B[70]。当硬币编码处于满状态(且不能增加)，则现金计数器的状态基于递增计数信号UP增加至下一状态。但当硬币编码处于空状态时，现金计数器的状态保持而硬币计数器的状态增加以响应计数脉冲。硬币计数器足够大以便在延迟锁定环(DLL)的同步期间发生的起停式抖动(bang-bang jitter)(循环或振荡)不会引起现金计数器的值变化。换句话说，由起停式抖动引起的递增计数和递减计数信号UP和DN的重复可以改变由硬币编码表示的值但不会影响现金计数器的值。例如，如果起停式抖动的幅度在现金计数器的第二加权之内，硬币计数器的幅度可以等于现金计数器224的第二位。
从下面示例实施例的详细描述、所附权利要求和附图，本发明的其它特征和优点将会更加清楚。
附图的目的试图描述本发明的示例实施例，而不被认为是限制发明的范围；除非明确注释将不考虑作图比例。
图1A是根据现有技术的延迟锁定环的示意方框图；图1B是一组描述根据现有技术的图1的DLL的操作的波形；图2A是描述根据现有技术的、图1A的DLL进入和稳定在锁定状态的曲线；图2B是描述根据现有技术的、对应于图2A描述的锁定条件的二进制编码值的示例组的表；图2C是用于其中根据现有技术的二进制编码DAC的所有输出晶体管被导通或切断的理论环境下的电流的曲线；图2D是与图2C的理论电流相对的根据现有技术的实际电流的曲线；图3是根据现有技术的二进制加权DAC300的晶体管电平图；图4A是列出用于相应于图4A的混合编码的从010到1910的位值的表；图4B是相应于图4A的根据现有技术的混合温度计/二进制编码生成器的示意方块图；图4C是相应于图4A的根据现有技术的基于混合温度计/二进制编码的DAC的示意方块图；图5是根据本发明实施例的延迟锁定环(DLL)的示意方块图；图6A-6B是描述根据本发明实施例的升降编码的示例的表；图6C描述了根据本发明实施例的升降编码的另一示例；图7A是根据本发明实施例的升降编码生成器的示意方块图；图7B是对应于图7A的硬币计数器的状态图；图7C是对应于图7A的现金计数器的状态图；图7D是描述根据本发明实施例的示例升降编码的位值变化的表；图7E是详细图7D的循环的表；图8是根据本发明实施例的操作的流程图；图9是用于表示在根据本发明实施例的升降编码的示例的位值变化的状态图；图10是根据本发明实施例的DAC的电路图例子；
图11A-11B是根据本发明实施例的升降编码生成器的电路图例子；图12时根据本发明实施例的硬币计数器的电路图例子；图13是在图11A-11B中找到的偶数逻辑单元的电路图例子；图14是图13的触发单元的电路图例子；图15是图11A-11B的奇数逻辑单元的电路图例子；图16是图15的触发单元的电路图例子；图17是根据本发明实施例的存储器器件的示意方框图；图18是根据本发明实施例的存储器系统的示意方框图。
具体实施例方式
根据本发明实施例的计数器器件的操作包括使用具有非基于N(non-N-based)的硬币编码部分(coin code portion)和非基于N的现金编码部分(cash code portion)的混合编码表示基于N的数字，所述硬币编码相应于一个或多个所述现金编码的最低有效位但少于所述现金编码的所有位，所述混合编码的所述硬币编码部分表示基于N的数字的范围，该范围具有上边界和下边界；如果触发信号用于递增计数(upcount)，确定所述硬币编码部分的先前获得值是否等于所述上边界值；如果确定所述硬币编码部分的先前获得值小于所述上边界值，使用所述硬币编码部分递增计数；如果确定所述硬币编码部分的先前获得值等于所述上边界值，使用所述现金编码部分递增计数；如果触发信号用于递减计数(downcount)，确定所述硬币编码部分的先前获得值是否等于所述下边界值；如果确定所述硬币编码部分的先前获得值大于所述第二边界值，使用所述硬币编码部分递减计数；如果确定所述硬币编码部分的先前获得值等于所述下边界值，使用所述现金编码部分递减计数；其中，计数方向的改变表现在所述硬币编码部分的值的变化而所述现金编码部分的值保持相同。
例如，变量N可以是10。这样的硬币编码可以是例如温度计编码或二进制编码而这样的现金编码可以是例如二进制编码。
根据本发明实施例的计数器器件的操作包括使用具有非基于N的硬币编码部分和非基于N的现金编码部分的混合编码表示基于N的数字，所述硬币编码相应于所述现金编码的一个或多个最低有效位但少于所述现金编码的所有位；通过将计数表示成由所述硬币编码表示的基于N的数字和由所述现金编码表示的基于N的数字之和来计数；通过改变所述硬币编码直到超过所述硬币编码的计数能力来改变计数方向，所述现金编码在所述硬币编码的所述计数能力超过之后是可改变的；且其中，相邻的基于N的数字之间的循环表现在所述硬币编码部分的值中而保持所述现金编码部分的值相同。
根据本发明实施例的计数器器件的操作包括使用具有非基于N的硬币编码部分和非基于N的现金编码部分的混合编码表示基于N的数字，所述硬币编码相应于所述现金编码的一个或多个最低有效位但小于所述现金编码的所有位；其中，通过对由所述硬币编码表示的基于N的数字和由所述现金编码表示的基于N的数字求和形成计数；试图使用所述硬币编码计数以响应触发信号；仅当所述硬币编码达到上边界时使用所述现金编码递增计数；和仅当所述硬币编码达到下边界时使用所述现金编码递减计数；其中，相邻的基于N的数字之间的循环表现在所述硬币编码部分的值中而保持所述现金编码部分的值相同。
图5是根据本发明实施例的延迟锁定环(DLL)电路500的示意方框图。电路500包括具有延迟单元511、512、513和514的公知的可变延迟线510。可以包含更多或更少的延迟单元；为了简单起见，这里仅给出了四个。电路500还包括相位检测器/比较器540和延迟控制电路516。包含在延迟控制电路516中的是升降编码生成器530和升降编码的数/模转换器(DAC)520。
第一延迟单元511和相位比较器540均接收系统时钟信号CLKSRC。以一种已知的方式，延迟单元511-514通过将它们的输出连接在一起而级联以形成输出时钟信号CLKOUT。输出时钟信号作为反馈信号FBCLK被反馈回相位比较器540。根据输出时钟CLKOUT的相位是在基准时钟CLKSRC之前还是之后，比较器540输出递增计数信号或递减计数信号。升降编码生成器530计数，即生成升降编码，以响应来自相位比较器540的递增/递减信号。如将在下面详细说明的，升降编码具有硬币编码部分S[10]和现金编码部分B[j0]，它们被供给升降编码的DAC520。DAC520并行向延迟单元511-514的每一个提供延迟调整信号DLYADJ。
图6A具有列出根据本发明实施例的升降编码示例的表。一个表(610)列出了现金编码部分，为了简单起见，例子采用10位二进制加权编码的形式。已表示了各位位置的示例状态。另一表(620)列出了2位硬币编码示例以及各自位的位置的状态示例。2位硬币编码采用温度计编码形式。图6A的升降编码表示33610，它被表达成现金编码33410和硬币编码210的组合。根据现金编码和硬币编码的组合，升降编码可以采用多种方式表达十进制值。
图6C表示一个可以采用多种方式表达的十进制值的升降编码例子。应当注意的是，等效于二进制编码部分的十进制值被包含在图6C的括号(“[]”)中。所以在图6C中，根据现金编码和硬币编码的组合，十进制值32可以用三种方式表达。
除了示例硬币编码是以采用3位二进制加权编码的3位硬币编码形式描述之外，图6B类似于图6A。还是在图6B中，描述了各自位的位置上的示例状态。图6B的升降编码表示由现金编码33410和硬币编码510的组合表达的数字33910。
图7A是根据本发明实施例的升降编码生成器530的示意方框图。生成器530包括硬币计数器710和现金计数器720。在该实施例中，硬币计数器可以是2位堆栈存储器且现金计数器可以是3位二进制计数器。也可以采用硬币计数器和现金计数器的其它实现。
硬币计数器710和现金计数器720每个均接收来自相位比较器540的递增计数和递减计数信号。硬币计数器710输出硬币编码，为了简化的目的，图7A中假定2位长度，即S[10]。除了供给DAC520之外，硬币计数器710的输出被供给现金计数器720。现金计数器720输出现金编码，为了简单起见，在图7A中采用3位编码的形式，即B[20]。
图7B是由硬币计数器710输出的硬币编码的状态图。在图7B的实施例中，硬币编码是由2位堆栈存储器生成的2位温度计编码。硬币计数器710的操作将硬币编码限制在3个状态。在方块712、714和716中描述了这些状态。硬币编码位S0和S1均代表十进制相等值1。
假定计数从0开始，硬币计数器710的输出初始在状态00，如方块712所示，其对应于010。当计数增加，硬币计数器710的输出变成01，如方块714所示，其对应于110。再次增加计数使硬币计数器710的输出变成11，如方块716所示，其对应于210。如果相位比较器540提供另一递加计数信号，硬币计数器710不改变其输出，即输出仍然如方块716所示。
替代硬币计数器溢出，现金计数器相应地增加其输出。图7C是由现金计数器720输出的现金编码的状态图。再次假定计数从0开始，现金编码初始占据状态000并在对应于010、110和210的最初三个计数期间保持该状态。但是在第四计数，当硬币计数器溢出，现金编码增加至001。在图7C的示例中，现金编码采用二进制加权编码形式。如果相位比较器继续向计数器710和720提供计数脉冲，硬币计数器710将保持在溢出状态且现金计数器将吸收该增量，从状态001行进到状态010到状态011到状态100等。
如果递减计数脉冲由相位比较器540提供，则变化最初由硬币编码吸收，而不是现金编码。当硬币编码由状态716减至状态714时现金编码的状态将保持在同一状态。如果接收到另一递减计数，则硬币编码将再次吸收该减值，从状态714变为状态712。如果仍接收到另一递减计数，硬币计数器将达到下溢情况，其不能进一步递减。因此，硬币编码将保持在状态712而减值将由现金编码吸收，它将相应地减小。
通过建立相对较小的上边界和相对较小的下边界，可由现金编码处理大量的数字表达。选择现金编码为二进制加权形式的形式显著地减少了所需的1位转换器的数量。或者，现金计数器可以采用其它编码。例如，如果减小在多位转换的恶劣情况期间转换的位的个数比减小IC表面消耗重要，可以采用温度计编码。
硬币编码在吸收计数方向上的变化方面比现金编码有优势。在DLL锁定和由于抖动表现出循环的状况下，这是很重要的。与吸收循环的硬币编码相关的一位转换器中的更小的晶体管比与现金编码相关的一位转换器中的多数晶体管产生更少的噪声。
图7D描述了根据本发明实施例的9位升降编码。升降编码包括2位硬币编码和7位现金编码。在该例子中，现金编码再次采用二进制加权编码形式而硬币编码采用简单的二进制编码，其中，每一位代表相同的数字值，例如1。图7D描述了与在现有技术图2B中描述的情形类似的情形(即其中，在数字值3110和3210之间发生循环)。在图7D中，因为相应于现金编码的额外两位S1S0，它们均代表110，在现有技术图2B中的数字值3110和3210之间前后循环相当于图7D中3310和3410之间的循环。图7D描述的循环情形与现有技术图2B不同之处在于，该循环由根据本发明实施例的升降编码处理。
再次，由于DLL的锁定状态的抖动，发生循环。可以设计硬币编码的尺寸以吸收抖动。用于硬币编码和现金编码的合适位长度依赖于使用升降编码的环境。当循环的范围增加时，在硬币计数器中的相应位数可以增加。
假定相位比较器连续供给递增计数信号，升降编码将达到对应于硬币编码01和现金编码0011110的状态3110。随后的递增计数将增加硬币编码至11且现金编码留在相同状态。进一步增加至3310将把硬币编码留在相同状态，即11，而将现金编码增加至状态0011111。进一步增加至3410将把硬币编码留在相同状态11而将现金编码增加至如行731中所示状态0100000。从3310到3410的转换730是在现金编码中的多位转换。如果来自相位比较器540的下一信号是递减计数，例如，因为由在各自的一位转换器的六个输出晶体管状态中的变化引入的相关噪声，需要防止另一多位转换730。
假定来自相位比较器540的下一计数信号是减信号，占据行732中的状态01，硬币计数器吸收减值而不是现金计数器。如果然后接收到减信号，减值再次被硬币编码吸收，占据行734中的状态00。但是如果来自相位比较器540的下一计数信号是递增计数信号，增值仍由硬币编码反映，占据如行736所示的状态01。进一步增值再次被硬币编码吸收，占据如行738所示的状态11。但是在该点，硬币编码已经到达它的上边界。然后跟随的增值将被现金编码吸收。
然而，如果随后的计数信号是递减计数，则增值由硬币编码吸收，占据如行740所示的状态01。在3310和3410之间的循环由硬币编码中的转换吸收而不是现金编码中的转换。这减少了由如图2B所描述的相应现有技术的DAC所遭受的重复的多位转换。
图7E是描述在3410和3210之间的循环(再次，由抖动导致的)和它是如何被硬币编码吸收的图表。图7E只是更详细地表现了图7D的特征。在图7E中，X轴对应于时间而Y轴对应于由硬币编码表示的数字的幅度。底部行742具有硬币编码状态00，对应于3210。中间行744具有硬币编码状态01，对应于3310。顶部行746具有硬币编码状态11，对应于3410。时间增量t731、t732、t734…t740分别相应于行731、732、734…740描述的状态。将图7E看作一个整体可以得出循环被硬币编码整个吸收。
图8是根据本发明实施例的的流程图800。流程在方块802开始并行进到判决方块804，其中确定来自相位比较器540的计数脉冲是递增计数还是递减计数。如果接收到递增计数，流程从方块804进入方块806，其中确定硬币计数器是否为满，即硬币编码的状态当前是否处于上边界。如果是，流程进入方块810，其中增值由现金计数器吸收，即现金计数器增加。流程从方块810进入方块812，其中硬币编码和现金编码之和代表升降编码的数字值。
但是如果在方块806确定硬币计数器不是满状态，则流程进入方块814，其中增值由硬币计数器吸收，即硬币计数器增加。流程从方块814进入方块812，其中将对硬币编码和现金编码求和以提供升降编码的数字等效值。
回到方块804，如果确定计数脉冲是递减计数，则流程进入方块808。在方块808，确定硬币编码是否是空，即硬币计数器当前是否处于其下边界。如果是，则流程进入方块810，其中减值由现金编码吸收，即减小现金编码中的值。象前面那样，流程从方块810进入方块812。如果，然而在方块808确定硬币编码不是空，则流程进入方块814，其中硬币编码吸收减值，即硬币编码减小。流程从方块814进入方块812。
图9是用于根据本发明实施例的具有2位硬币编码和7位现金编码的升降编码示例的状态图。再次，硬币编码可以是温度计编码。硬币编码的上边界状态可以是11而下边界状态可以是00。现金编码可以是二进制加权编码。图9描述了升降编码的硬币编码部分是如何吸收在计数方向上的变化而现金编码部分不受影响。而且，图9描述了由升降编码的现金编码部分和硬币编码部分所持的值的不同组合如何表示相同的数字值。
在图9中，每个椭圆代表升降编码的一个状态。“+”前的六位对应于现金编码，而“+”后面两位代表硬币编码。而且，在椭圆内下划线部分代表升降编码的十进制等效值。在根据本发明实施例的延迟锁定环(DLL)的一般操作期间，当DLL达到锁定状态，为了调节抖动噪声，升降编码生成器530可被设置成在两个数字之间循环。
首先，考虑其中锁定状态和相关抖动噪声表现为在分别由椭圆9291和9301所示的值29和30之间的循环的情况。在状态9291，硬币编码占据状态00，而现金编码占据状态011101。如果接收到递增计数，则增值由硬币编码吸收，如状态9301所反映的那样，对应于3010。如果在状态9301接收到减信号，减值可以由硬币编码吸收从而将升降编码返回状态9291，对应于2910。由抖动噪声导致的循环存在于状态9291和930之间而不影响现金编码，即由于循环可以被硬币编码吸收，所以每个状态的现金编码可以是相同的。
如果升降编码处于状态9291时接收到减信号，由于硬币编码当前处于其下边界00，减值可由现金编码吸收。因而，从状态9291的递减导致升降编码占据其中硬币编码是00而现金编码是011100的状态928。如果接收到增信号，由于它处于状态00而不是它的上边界11，增值可由硬币编码吸收，因而升降编码转换至状态9292，对应于2910。状态9291中的现金编码与状态928相同，但是硬币编码已经变为01。如果在升降编码处于状态9292时接收到减信号，则由于它不处于其下边界00，减值可由硬币编码(01)吸收。因而，升降编码从状态9292转换回状态928。应当注意的是，状态9291和9292均代表2910并且通过硬币编码和现金编码的不同组合来实现这一点。
现在考虑其中DLL的锁定状态和相关抖动噪声表现为在分别由椭圆931和9302所示的值31和30之间循环的情况。在状态931，硬币编码是00而现金编码是011101。由于在状态931中的硬币编码(01)不在下边界(00)，即硬币编码可吸收减值，所以在升降编码处于状态931时接收到减信号导致了转换至状态9302。从状态931和9302可以看出它们具有相同的现金编码但不同的硬币编码。同时可以看出从状态930到状态9302的转换反映了从状态3110到3010的转换。应当注意的是状态9301和9302均代表3010，但却是硬币编码和现金编码的不同组合。
在状态9302接收到减信号导致了升降编码下降至9291。因为在状态9302中硬币编码(00)处于其下边界，该转换可以被现金编码吸收。如果在升降编码处于状态9302时接收到增信号，由于在状态9302，硬币编码(00)不在其上边界，增值可以由硬币编码吸收。因而，在状态9302的递增将升降编码转换至状态931。再者，在状态9302和931之间的循环可以由硬币编码吸收而不是现金编码。
在对应于3110的状态931，硬币编码(01)不在其上边界(11)。在状态931接收到增信号导致增值由硬币编码吸收且升降编码转换至状态9321(对应于3210)。从931和9321可以看出它们的现金编码相同但它们的硬币编码不同。在状态9321，硬币编码(11)处于其上边界。如果在状态9321接收到减信号，减值可以由硬币编码吸收，因而升降编码转换回状态931。
在状态9321，如果接收到增信号，由于处于其上边界，增值不能由硬币编码(11)吸收。因而，增值可以由现金编码吸收，如至状态9331的转换所反映的那样。从状态9321和9331可以看出它们的硬币编码相同，但它们的现金编码不同。
现在考虑其中DLL的锁定状态和相关抖动噪声表现为在分别由椭圆934和9332所示的值34和33之间的循环的情况。如果在升降编码处于状态9331时接收到增信号，升降编码转换至状态934。在状态9331，硬币编码(11)处于其上边界，所以它不能吸收增值。代之以增值由现金编码吸收。从状态9331和934可以看出它们的现金编码不同，但它们的硬币编码相同。同时，从状态9331到状态934的转换是在现金编码中的多位转换。
可以看出虽然使用现金编码和硬币编码的不同组合，但是状态9321和9322均表示值3210。同时还可以看出在3310和3210之间的来回循环相当于在状态9331和9322之间的循环，其中差值可以由硬币计数器吸收。换句话说，仅仅硬币计数器在状态9331和9322之间循环。
如果在状态9331时接收到增信号，升降编码转换至状态934。在状态9331，硬币编码(11)处于其上边界，所以它不能吸收增值。代之以增值可以由现金编码吸收。从状态9331和934可以看出它们的现金编码不同，但它们的硬币编码相同。同时，从状态9331至状态934的转换是在现金编码中的多位转换。
如果在状态934(再次对应于3410)中接收到减信号，减值可以由硬币编码(11)吸收，其不在下边界(00)。因而，升降编码通过从状态934转换至9332(表示3310)，而不是9331来响应减信号。从状态934和9332可以看出它们具有相同的现金编码，但不同的硬币编码。如果在状态9332接收到增信号，由于硬币编码(10)不在其上边界(11)，所以增值可以由它吸收。因而，在状态9332接收到增信号导致了升降编码转换回状态934。可以看出在3310和3410之间的循环包括在状态9332和934之间的来回转换。对于在状态9332和934之间的转换，变化可由硬币编码吸收，而不是现金编码。
图9表明一旦循环开始，就可以避免现金编码中的多位转换。这样的循环引起的多位转换(cycling-induced multi-bit transition)在根据现有技术的DLL电路中不能被避免。
图10是根据本发明实施例的延迟控制电路516的实施例的电路图。升降编码生成器(EC-GEN)530被描述成包括现金计数器720和硬币计数器710。升降编码的DAC(EC-DAC)520被描述成包括在相应于硬币计数器的方块1200中的两个相等加权的输出晶体管和在相应于现金计数器的转换器方块1100中的八个二进制加权晶体管。晶体管SWS0和SWS1对应于硬币编码的位S0和S1。晶体管SWB0、SWB1、…、SWB7对应于现金计数器的位B0、B1、…B7。再者，在该例子中，为了简化描述和解释，现金计数器被限制在8位。再者，对于现金编码和对于硬币编码的位的合适个数依赖于本发明实施例所被采用的环境。
如在现有技术中，通过改变各个晶体管的宽度和长度，实现二进制编码转换器1100的加权。在包含在图10的示例电路中的升降编码中，象在升降编码的先前示例中那样，位S0、S1和B0都表示相同的数字值，例如1。因此，晶体管SWS0、SWS1和SWB0的宽长比(W/L)是相同的。但晶体管SWB1-SWB7的W/L按照二进制加权。例如，如果晶体管SWB0的W/L比等于W/L，则晶体管SWB1的相应的比率等于2W/L，…对于SWB5来说是64W/L等等。EC-DAC520同时包括与现有技术的缓冲器320类型相似的缓冲器1300。在操作中，由各个晶体管吸收的电流之和可以由缓冲器1300经由电阻R通过晶体管MP0提供。实际上相同的电流可以由缓冲器1300通过晶体管MP1输出作为延迟调整信号DLYADJ。
图11A-11B是根据本发明实施例的升降编码生成器(EC-GEN)530的电路图示例。这里，硬币计数器710由逻辑器件222实施而现金计数器720由多个级联的逻辑器件UC0、UC1、UC2、…UC7实施。再者，图11A-11B的示例继续采用其中现金编码部分具有8位，即B0-B7，分别对应于逻辑器件UC0-UC7的示例。
参考图12，将详细描述硬币计数器逻辑器件222。硬币器件222由复位信号RESET初始化并生成硬币编码S[i0](在该实施例中，i＝0，1)以响应递增计数信号UP和递减计数信号DN。在该实施例中，硬币编码是被表达成相同加权数系统的2位温度计编码。这样的硬币编码“S0S1”传输到作为下一级的现金编码计数器720。硬币编码计数器222包括与非门G10和G12，PMOS晶体管MP10、MP12、MP14、MP16、MP18和MP20、MNOS晶体管MN10、MN12、MN14、MN18、MN20、MN22和MN24，以及反相器INV10、INV12、…、和INV30，它们如图12那样连接。反相器对INV12和INV30、INV16和INV18、INV22和INV24、以及INV26和INV28相互连接构成锁存器(latch)。
在上面电路结构中，当硬币编码信号S0是“1”，递增计数信号UP传送给硬币编码信号S1。当硬币编码信号S1是“1”，递增计数信号UP传送给现金编码计数器224。将在下面详细说明。
当复位信号RESET变成有效高(active high)，硬币编码计数器222的锁存器LAT1和LAT3被初始化。后来，当递增计数信号UP变成有效，PMOS晶体管MP10被取反的递增计数信号UPB导通。在这种情况下，存储在锁存器LAT1的值被从“0”取反至“1”。接着，当递增计数信号UP变成无效，NMOS晶体管MN14和MN16以及PMOS晶体管MP12和MP14被导通。结果，存储在锁存器LAT1的值通过NMOS晶体管MN14和MN16以及PMOS晶体管MP12和MP14被传输至锁存器LAT2。也就是说，当递增计数信号变成有效，硬币编码“S0S1”变成“01”。
当递增计数信号UP变成重新有效(re-active)，与非门G12的输出信号UPB变低且存储在锁存器LAT3中的值被从“0”取反成“1”，这是因为锁存器LAT2的输出信号S0变高。接着，当递增计数信号UP变为无效，NMOS晶体管MN22和MN24以及PMOS晶体管MP18和MP20被导通。结果，存储在锁存器LAT3中的值通过NMOS晶体管MN22和MN24以及PMOS晶体管MP18和MP20传送到锁存器LAT4。也就是说，当递增计数信号再一次变成重新有效，硬币编码“S1S0”变成“11”。
当硬币编码信号“S1S0”是“11”且递增计数信号变成重新有效，硬币编码“S1S0”被维持，而现金编码值变化。这将在后面详细解释，总之，当硬币编码的值增加，现金编码不受输入二进制编码变化的影响。
当硬币编码信号S0b是“1”，递减计数信号DN被传送至现金编码计数器224。当硬币编码信号S1b是“1”，递减计数信号DN被传送至硬币编码信号S0。这将在下面详细说明。
当硬币编码“S1S0”是“11”且递减计数信号DN变成有效，锁存器LAT3通过NMOS晶体管MN18初始化。当递减计数信号DN变成无效，存储在锁存器LAT3中的值通过NMOS晶体管MN22和MN24以及PMOS晶体管MP18和MP20传送至锁存器LAT4。结果，硬币编码信号S1从“1”变成“0”而硬币编码信号S0被维持在先前值。当递减计数信号DN再一次变成有效，通过NMOS晶体管MN10初始化锁存器LAT1。NMOS晶体管MN10由反相器INV10的输出控制。因为信号S1b“1”被传送至与非门G10的一个输入端子，所以当递减计数信号DN变为有效时，NMOS晶体管MN10被导通。当递减计数信号DN变为无效，存储在锁存器LAT1中的值通过NMOS晶体管MN14和MN16以及PMOS晶体管MP12和MP14传送至锁存器LAT2。结果，硬币编码信号S0由“1”变为“0”。
当硬币编码“S1S0”是“00”且递减计数信号DN变为重新有效，维持硬币编码“S1S0”，但是改变现金编码值。这将在后面详细解释。总之，当硬币编码的值减小，现金编码不受输入二进制编码的变化影响。
回到图11A-11B，现金编码计数器224运行以响应硬币编码计数器222的输出值以及来自相位比较器540的递增计数和递减计数信号UP和DN。现金编码计数器224包括8个单位计数器UC0-UC7，它由复位信号RESET初始化并构成8位计数器。偶数单元计数器UC0、UC2、UC4和UC6运行以响应递增计数和递减计数信号UP和DN。奇数单元计数器UC1、UC3、UC5和UC7运行以响应取反的递增计数和递减计数信号UPB和DNB。现金编码计数器224执行递增计数/递减计数操作，除了现金编码计数器224受到硬币编码计数器222的输出影响之外，它类似于二进制计数器。
任一个偶数计数器UC0、UC2、UC6和UC8借助于图13将更加详细。单位计数器UCi(i＝0、2、4和6)包括五个与非门G14、G16、G18、G20和G22以及触发器FF1，它们按照如图所示的那样连接。单位计数器UCi运行以响应递增计数和递减计数信号UP和DN以及存储在先前级的单位计数器中的值。如图14所示，触发器FF1具有包括反相器INV44和INV46、传输门(transmission gate)TG10和TG12、NMOS晶体管MN26、以及反相器INV48、INV50、INV52和INV54的锁存器LAT5。
当复位信号RESET变为有效，触发器FF1的锁存器LAT5通过NMOS晶体管MN26初始化。当输入信号In_Carry_Up高且递增计数信号UP变为有效，与非门G18的输出信号Flag_Inv变高。当输入信号In_Carry_Up高，这表明存储在先前级(或硬币编码计数器的S1的值)的单位计数器中的值是“1”。高电平的输出信号Flag_Inv导致传输门TG10变为无效，而传输门TG12变为有效。锁存器LAT5维持先前值或根据输出值Qb取反。由于传输门TG10处于无效状态，触发器FF的输出信号Q和Qb维持先前值。后来，当递增计数信号UP变为无效，与非门G18的输出信号Flag_Inv变低。这导致了传输门TG10变为有效，而传输门TG12变为无效。存储在锁存器LAT5中的值通过传输门TG10被作为输出信号Q输出。通过相应的与非门G20和G22，输出信号Q和Qb被传输至下一级的单位计数器。
例如，当输出信号Q高，触发器FF1的锁存器LAT5的锁存点ND1变高而锁存点ND2变低。如果从先前级传送来的信号In_Carry_Up和In_Carry_Dn分别为高和低(位于先前级的单位计数器的所有值都是“1”)，当递增计数信号UP变为有效，与非门G18的输出信号Flag_Inv变高。这导致了传输门TG12变为有效，而传输门TG10变为无效。锁存点ND1通过传输门TG12与输出信号Qb相连。也即是，存储在锁存器LAT5中的值被从“1”至“0”取反。后来，当递增计数信号UP变为无效，与非门G18的输出信号Flag_Inv变低且存储在锁存器LAT5中的值通过传输门TG10作为输出信号Q被输出。单位计数器UCi的输出信号Q和Qb通过相应的与非门G20和G22传输至下一级的单位计数器。
另一方面，当输入信号In_Carry_Dn高和递减计数信号DN变为有效，与非门G18的输出信号Flag_Inv变高。这导致了传输门TG10变为无效，而传输门TG12变为有效。锁存器LAT5根据输出值Qb维持先前值或取反。由于传输门TG10处于无效状态，触发器FF的输出信号Q和Qb维持先前值。后来，当递减计数信号DN变为无效，与非门G18的传输信号Flag_Inv变低。这导致了传输门TG10变为有效，而传输门TG12变为无效。存储在锁存器LAT5中的值通过传输门TG10作为输出信号Q被输出。输出信号Q和Qb通过与非门G20和G22被传输至下一级的单位计数器。
例如，当输出信号Q高，锁存器FF1的锁存器LAT5的锁存点ND1变高且锁存点ND2变低。如果从先前级传送来的信号In_Carry_Up和In_Carry_In分别为低和高(存储在位于先前级的单位计数器中的所有值为“0”)，当递减计数信号DN变为有效，与非门G18的输出信号Flag_Inv变高。这导致了传输门TG12变为有效，而传输门TG10变为无效。锁存点ND1通过传输门TG12与传输信号Qb连接。即，存储在锁存器LAT5中的值由“1”至“0”取反。后来，当递增计数信号UP变为无效，与非门G18的输出信号Flag_inv变低且存储在锁存器LAT5中的值通过传输门TG10作为输出信号Qb被输出。单位计数器UCi的输出信号Q和Qb通过相应的与非门G20和G22传输至下一级的单位计数器。
任何一个奇数单位计数器UC1、UC3、UC5和UC7借助图15被详细说明。单位计数器UCi(i＝1、3、5、和7)包括五个或非门G24、G26、G28、G30、和G32以及触发器FF2，它们按照如图所示的那样连接。单位计数器UCi运行以响应取反的递增计数和递减计数信号UPB和DNB以及存储在先前级的单位计数器中的值。触发器FF2具有包括非门INV56和INV58、传输门TG14和TG16、NMOS晶体管MN28、以及反相器INV60、INV62、INV64、和INV66的锁存器LAT6，它们如图16所示的那样连接。
当复位信号RESET变为有效，触发器FF2的锁存器LAT6通过NMOS晶体管MN28初始化。当输入信号In_Carry_Up低且递增计数信号UP变为有效，或非门G28的输出信号Flag_Invb变低。这导致了传输门TG14变为无效，传输门TG16变为有效。锁存器LAT6根据输出信号Qb维持先前状态或取反。由于传输门TG10处于无效状态，触发器FF的输出信号Q和Qb维持先前值。后来，当递增计数信号UP变为无效，或非门G28的输出信号Flag_Invb变高。这导致了传输门TG14变为有效，而传输门TG16变为无效。存储在锁存器LAT6中的值通过传输门TG14作为输出信号Q被输出。输出信号Q和Qb通过相应的或非门G30和G32被传输至下一级的单位计数器。
例如，当输出信号Q高，触发器FF2的锁存器LAT6的锁存点ND3变高且其锁存点ND4变低。如果从先前级传送来的信号In_Carry_Up和In_Carry_Dn分别为低和高(位于先前级的单位计数器的所有值都是“1”)，当递增计数信号UP变为有效，或非门G28的输出信号Flag_Inv变低。这导致了传输门TG16变为有效，而传输门TG14变为无效。锁存点ND3通过传输门TG16与输出信号Qb连接。即存储在锁存器LAT6中的值被从“1”到“0”取反。后来，当递增计数信号UP变为无效，或非门G28的输出信号Flag_Invb变高且存储在锁存器LAT6中的值通过传输门TG14作为输出信号Q被输出。单位计数器UCi的输出信号Q和Qb通过相应的或非门G30和G32被传送至下一级的单位计数器。
另一方面，当输入信号In_Carry_Dn低且递减计数信号DN变为有效，或非门G28的输出信号Flag_Invb变高。这导致了传输门TG14变为无效，而传输门TG16变为有效。锁存器LAT6或根据输出值Qb维持先前值取反。由于传输门TG14处于无效状态，触发器FF2的输出信号Q和Qb维持先前值。后来，当递减计数信号DN变为无效，或非门G28的传输信号Flag_Invb变高。这导致了传输门TG14变为有效，而传输门TG16变为无效。存储在锁存器LAT6中的值通过传输门TG14作为传输信号Q被传输。输出信号Q和Qb通过或非门G30和G32被传输至下一级的单位计数器。
例如，当输出信号Q高，锁存器FF2的锁存器LAT6的锁存点ND3变高且锁存点ND4变低。如果从先前级传送来的信号In_Carry_Up和In_Carry_In分别为高和低(存储在位于先前级的单位计数器中的所有值都是“0”)，当递减计数信号DN变为有效，或非门G28的输出信号Flag_Invb变低。这导致了传输门TG16变为有效，而传输门TG14变为无效。锁存点ND3通过传输门TG16与传输信号Qb连接。即，存储在锁存器LAT6中的值由“1”至“0”取反。后来，当递减计数信号DN变为无效，或非门G28的输出信号Flag_invb变高且存储在锁存器LAT6中的值通过传输门TG14作为输出信号Q被输出。单位计数器UCi的输出信号Q和Qb通过相应的或非门G30和G32传输至下一级的单位计数器。
图17是根据本发明实施例的存储器器件，例如同步DRAM(SDRAM)1800的示意方块图。根据本发明实施例，SDRAM1800包括DLL1802。DLL1802包括根据本发明实施例的EC-DAC1804。
图18是根据本发明实施例的存储器系统1806的示意方块图。根据本发明实施例，系统1806包括公知存储控制器1808和多个SDRAM1800。在图18中，存储控制器和多个SDRAM1800每个均接收系统时钟REFCLK。存储控制器1808向多个SDRAM1800提供存储器命令。
可以通过确定可预期的抖动的摆动幅度选择硬币编码的合适尺寸。再者，这相当于图2A的现有技术的范围220。选择硬币编码以适应范围220。上述操作将提供硬币编码，其足够大以吸收由抖动210导致的循环而不需要依靠现金编码吸收抖动。换句话说，这样的一种现金编码的设计减少了循环导致的多位转换(cycling-induced multi-bit transition)。再者，例如由图9所反映的，发生在DLL的锁定状态中的循环可以表现为在现金编码中的1位的转换。
术语的原义，即现金编码和硬币编码，是合法货币的两个非常普通形式硬币；和纸币或货币。虽然硬币在技术上被认为是现金，但提到现金时，许多人认为仅指纸币。人们一般携带少量的硬币和大量的现金(纸币)。该小对大的二分法引出术语硬币编码和现金编码。
在不脱离其精神和本质特征的情况下，本发明可以被包含在其它形式中。所述实施例仅仅被认为是本发明的非受限示例。发明的范围可通过所附权利要求来衡量。在方式和权利要求的等价范围之内的进行的所有变化包含在它们的范围中。
权利要求
1.一种数/模转换器(DAC)，包括升降编码生成器，用于响应外部提供的计数触发信号以生成升降编码；和升降编码/模拟转换器(ECAC)，用于转换来自所述生成器的所述升降编码；其中，所述生成器被安排以使用具有硬币编码部分和现金编码部分的混合编码表示基于10的数字以便消除当计数方向改变时在现金编码部分中的多位转换，所述硬币编码相应于所述现金编码的一个或多个最低有效位但是少于所述现金编码的所有位；和将第一方向的计数表示为由所述硬币编码表达的基于10的数字和由现金编码表达的基于10的数字之和；其中所述生成器可运行以在所示计数改变方向时改变所述硬币编码而所示现金编码保持相同值直到超过所述硬币编码的计数能力，在超过所述硬币编码的计数能力之后，所述现金编码是可更改的；和其中在相邻的基于10的数字之间的循环表现在所述硬币编码部分中而保持所述现金编码部分相同；和其中，因为所述循环表现在所述硬币编码部分中，所以由这样的循环引入所述升降编码/模拟转换器输出的噪声被减少。
2.如权利要求1所述的数/模转换器，其中所述硬币编码是温度计编码，而所述的现金编码是二进制加权编码。
3.如权利要求1所示的数/模转换器，其中所述现金编码是二进制加权编码和温度计编码两者之一。
4.一种数/模转换器(DAC)，包括升降编码生成器，用于响应外部提供的计数触发信号以生成升降编码；和升降编码/模拟转换器(ECAC)，用于转换来自所述生成器的所述升降编码；其中，所述生成器被安排以使用具有硬币编码部分和现金编码部分的混合编码表示基于10的数字以便消除当计数方向改变时在现金编码部分中的多位转换，所述硬币编码相应于所述现金编码的一个或多个最低有效位但是少于所述现金编码的所有位；和将第一方向的计数表示为由所述硬币编码表达的基于10的数字和由现金编码表达的基于10的数字之和；其中所述生成器是可操作来使用所述硬币编码计数以响应触发信号；仅在所述硬币编码到达上边界时，使用所述现金编码来递增计数；和仅在所述硬币编码到达下限时，使用所示现金编码来递减计数；其中，在相邻的基于10的数字之间的循环表现在所述硬币编码部分中而保持所述现金编码部分相同；和其中，因为所述循环表现在所述硬币编码部分中，所以由这样的循环引入所述升降编码/模拟转换器(ECAC)输出的噪声被减少。
5.一种数/模转换器(DAC)，包括升降编码生成器，用于响应外部提供的计数触发信号以生成升降编码；和升降编码/模拟转换器(ECAC)，用于转换来自所述生成器的所述升降编码；其中，所述生成器被安排以使用具有硬币编码部分和现金编码部分的混合编码表示基于10的数字以便消除当计数方向改变时在现金编码部分中的多位转换，所述硬币编码相应于所述现金编码的一个或多个最低有效位但少于所述现金编码的所有位，混合编码的所述硬币编码部分表示基于10的数字的范围，该范围具有第一边界和第二边界；其中所述生成器可操作以确定所述计数触发信号是用于第一方向还是用于与所述第一方向相反的第二方向；如果所述触发信号处于所述第一方向，确定所述硬币编码部分当前是否已经获得与第一方向相关的第一边界值；如果确定所述硬币编码部分的所述当前获得值不是所述第一边界值，使用硬币编码部分在所述第一方向计数；如果确定所述硬币编码部分的所述当前获得值是所述第一边界值，使用现金编码部分在所述第一方向计数；如果所述触发信号处于所述第二方向中，确定所述硬币编码部分当前是否已经获得与第二方向相关的第二边界值；如果确定所述硬币编码部分的所述当前获得值不是所述第二边界值，使用硬币编码部分在所述第二方向计数；如果确定所述硬币编码部分的所述当前获得值是所述第二边界值，使用现金编码部分在所述第二方向计数；其中，在计数方向上的变化总是在表现为由所述现金编码部分代表的基于10的值的改变之前，表现为由所述硬币编码代表的基于10的值的改变以便相邻的基于10的数字之间的循环于在所述现金编码部分中表现之前在所述硬币编码部分中表现；和其中，因为所述循环表现在所述硬币编码部分中，所以由这样的循环而引入所述升降编码/模拟转换器(ECAC)的输出的噪声减少。
6.一种数/模转换器(DAC)，包括升降编码装置，响应外部提供的计数触发信号，用于生成升降编码；和升降编码/模拟转换(ECAC)装置，用于转换来自所述生成器的所述升降编码；其中，所述编码装置可操作以使用具有硬币编码部分和现金编码部分的混合编码来代表基于10的数字以便消除在计数方向上改变时多位转换；其中，所述编码装置可操作以在所述计数改变方向时改变所述硬币编码而同时所述现金编码保持相同直到超过所述硬币编码的计数能力，所述现金编码在超过所述硬币编码的计数能力之后是可改变的；和其中，在相邻的基于10的数字之间的循环表现在所述硬币编码部分而保持所述现金编码相同；和其中，因为所述循环表现在所述硬币编码部分中，所以由这样的循环而引入所述升降编码/模拟转换(ECAC)装置的输出的噪声减少。
7.一种延迟锁定环(DLL)，包括权利要求1所述的数/模转换器(DAC)。
8.一种延迟锁定环(DLL)，包括可变延迟线装置，可操作来接收基准时钟和输出延迟的本地时钟；相位比较器装置，可操作来比较所述基准时钟和所述本地时钟以提供递增/递减指示；和延迟控制电路，响应所述递增/递减计数指示，以向所述可变延迟线装置提供噪声减少的延迟控制信号，所述延迟控制电路可操作以使用升降编码装置计数所述递增/递减指示。
9.如权利要求8所述的延迟锁定环，其中所述延迟控制电路包括升降编码生成器，用于响应外部提供的计数触发信号，以生成升降编码；和升降编码/模拟转换器(ECAC)，用于转换来自所述生成器的所述升降编码。
10.如权利要求9所述的延迟锁定环，其中所述生成器被安排来使用具有硬币编码部分和现金编码部分的混合编码表示基于10的数字以便消除当计数方向改变时在现金编码部分的多位变换，所述硬币编码相应于所述现金编码的一个或多个最低有效位但少于所述现金编码的所有位；和将第一方向上的计数表示成由所述硬币编码代表的基于10的数字和由所述现金编码代表的基于10的数字之和。
11.如权利要求10所述的延迟锁定环，其中所述硬币编码是温度计编码，而所述现金编码是二进制加权编码。
12.如权利要求10所述的延迟锁定环，其中所述现金编码是二进制加权编码和温度计编码两者之一。
13.一种延迟锁定环(DLL)，包括可变延迟线装置，用于接收基准时钟和输出延迟的本地时钟；相位比较器装置，用于比较所述基准时钟和所述本地时钟以提供递增/递减指示；和延迟控制装置，响应递增/递减计数指示，用于向所述可变延迟线装置提供噪声减少的延迟控制信号，所述延迟控制电路可操作以使用升降编码装置计数递增/递减指示。
14.一种存储器装置，包括如权利要求8所述的延迟锁定环。
15.如权利要求14所述的存储器装置，其中所述存储器装置是同步动态随机存取存储器。
16.一种存储器系统，包括多个存储器器件，每一存储器器件包括如权利要求7所述的延迟锁定环；和存储控制器，用于分别控制所述的多个存储器器件。
17.一种在具有响应外部提供的计数触发信号的编码生成器和转换所述编码的多个位转换器的数/模转换器中的计数方法，包括使用具有硬币编码部分和现金编码部分的混合编码表示基于10的数字以便减少当计数方向改变时在现金编码部分中的多位转换，所述硬币编码相应于所述硬币编码的一个或多个最低有效位但是少于所述现金编码的所有位；和将第一方向的计数表示为由所述硬币编码表达的基于10的数字和由现金编码表达的基于10的数字之和；和当所述计数改变方向时改变所述硬币编码而所述现金编码保持相同值直到超过所述硬币编码的计数能力，在超过所述硬币编码的计数能力之后，所述现金编码是可更改的；和其中在相邻的基于10的数字之间的循环表现在所述硬币编码部分中而保持所述现金编码部分相同；和其中，因为所述循环表现在所述硬币编码部分中，所以由这样的循环引入所述的多个位转换器的输出的噪声被减少。
18.一种在具有响应外部提供的计数触发信号的编码生成器和转换所述编码的多个位转换器的数/模转换器中的计数方法，包括使用具有硬币编码部分和现金编码部分的混合编码表示基于10的数字以便减少当计数方向改变时在现金编码部分中的多位转换，所述硬币编码相应于所述硬币编码的一个或多个最低有效位但是少于所述现金编码的所有位；和将第一方向的计数表达为由所述硬币编码表达的基于10的数字和由现金编码表达的基于10的数字之和；使用所述硬币编码计数以响应触发信号；仅在所述硬币编码到达上边界时，使用所述现金编码来递增计数；和仅在所述硬币编码到达下限时，使用所述现金编码来递减计数；其中，在相邻的基于10的数字之间的循环表现在所述硬币编码部分中而保持所述现金编码部分相同；和其中，因为所述循环表现在所述硬币编码部分中，所以由这样的循环引入所述多个位转换器的输出的噪声被减少。
19.一种在具有响应外部提供的计数触发信号的编码生成器和转换所述编码的多个位转换器的数/模转换器中的计数方法，包括使用具有硬币编码部分和现金编码部分的混合编码表示基于10的数字以便减少当计数方向改变时在现金编码部分中的多位转换，所述硬币编码相应于所述现金编码的一个或多个最低有效位但是少于所述现金编码的所有位，所述混合编码的所述硬币编码部分表示基于10的数字的范围，该范围具有第一边界和第二边界；确定所述计数触发信号是用于第一方向还是用于与所述第一方向相反的第二方向；如果所述触发信号处于所述第一方向，确定所述硬币编码部分当前是否已经获得与所述第一方向相关联的第一边界值；如果确定所述硬币编码部分的所述当前获得值不是所述第一边界值，使用硬币编码部分在所述第一方向计数；如果确定所述硬币编码部分的所述当前获得值是所述第一边界值，使用现金编码部分在所述第一方向计数；如果所述触发信号处于所述第二方向中，确定所述硬币编码部分当前是否已经获得与所述第二方向相关的第二边界值；如果确定所述硬币编码部分的所述当前获得值不是所述第二边界值，使用硬币编码部分在所述第二方向计数；和如果确定所述硬币编码部分的所述当前获得值是所述第二边界值，使用现金编码部分在所述第二方向计数；其中，在计数方向上的变化总是在表现为在由所述现金编码部分代表的基于10的值的改变之前，表现为由所述硬币编码代表的基于10的值的改变，以便相邻的基于10的数字之间的循环于在所述现金编码部分中表现之前在所述硬币编码部分中表现；和其中，因为所述循环表现在所述硬币编码部分中，所以由这样的循环而引入所述多个转换器的输出的噪声减少。
20.如权利要求1所述的数/模转换器，其中所述外部提供的计数触发信号采用递增计数信号或递减计数信号的形式；所述生成器包括硬币计数器，用于选择性地计数所述递增计数和递减计数信号且输出所述硬币编码部分；和现金计数器，响应所述硬币编码部分以及所述递增计数信号和所述递减计数信号，以选择性地计数所述递增计数和所述递减计数信号且输出所述现金编码部分。
21.如权利要求4所述的数/模转换器，其中所述外部提供的计数触发信号采用递增计数信号或递减计数信号的形式；所述生成器包括硬币计数器，用于选择性地计数所述递增计数和所述递减计数信号并输出所述硬币编码部分；和现金计数器，响应所述硬币编码部分以及所述递增计数和所述递减计数信号，以选择性地计数所述递增计数和递减计数信号并输出所述现金编码部分。
22.如权利要求所述的数/模转换器，其中所述外部供给的计数触发信号采用递增计数信号或递减计数信号的形式；所述发生器包括硬币计数器，用于选择性地计数所述递增计数信号和递减计数信号以及输出所述硬币编码部分；和现金计数器，用于响应所述硬币编码部分以及所述递增计数和递减计数信号，以选择性地计数所述递增计数信号和递减计数信号以及输出所述现金编码部分。
全文摘要
一种数/模转换器，包括升降编码发生器；和升降编码/模拟转换器(ECAC)。该发生器可以(1)使用具有硬币编码部分和现金编码部分的混合编码表示基于10的数字，这将消除在计数方向改变时现金编码中的多位转换；和(2)将第一方向的计数表达为硬币编码和现金编码之和。在计数改变方向时生成器可以改变硬币编码而现金编码保持相同直到超过硬币编码的计数能力，在该点可以改变现金编码。在相邻的基于10的数字之间的循环被硬币编码吸收而同时保持硬币编码相同，这减少了由于循环而引入ECAC的输出的噪声。
文档编号H03M1/06GK1457149SQ03128699
公开日2003年11月19日 申请日期2003年5月6日 优先权日2002年5月6日
发明者郑人荣 申请人:三星电子株式会社