专利名称：电平转换电路的制作方法
技术领域：
本发明是有关于电压电平转换，尤其是有关于可避免晶体管崩溃的电平 转换电路。
背景技术：
超深亚微米(Ultra de印submicron)的CMOS技术可用来制造高晶体管密 度且切换快速的数字集成电路，特别是薄栅氧化层的设计可以达到低临界电 压值。为了使超深亚微米CMOS工艺容易实现，高密度核心电路的供应电压必 须降低来增进元件的可靠性。现有技术的CMOS逻辑元件使用的供应电压范围 介于2. 5伏特到3. 3伏特之间，必须降低到大约0. 9伏特至2. 5伏特之间才 能使用于核心电路。随着核心电路的电压下降，集成电路的输入/输出端需要 更高的供应电压来维持足够的信噪比(signal to noise ratio)以及和其它元
件的兼容性。为了转换低电压核心的数字信号的电压范围，就需要应用电平 转换电路。电平转换电路是用来提高低电压信号从低电压转换为高电压的电 压上限(upper voltage swing)。
图1是现有技术的电平转换电路的示意图，包含了四个晶体管和一个反 相器102。第一厚氧化层N型金属氧化物半导体(画0S)晶体管NG1和第二厚氧 化层醒0S晶体管NG2是厚氧化层画0S晶体管，其临界电压的范围介于0. 4 伏特和0. 7伏特之间。第一厚氧化层P型金属氧化物半导体(PM0S)晶体管PG1 和第二厚氧化层PM0S晶体管PG2是厚氧化层PM0S晶体管，临界电压在-0. 4 伏特至-O. 7伏特之间。 一般来说，低供应电压VCCL介于0. 9伏特到2. 5伏特 之间，而高供应电压VCCH介于3伏特至5伏特之间。电平转换电路可以将介 于0伏特到低供应电压VCCL之间的L转换为介于0伏特到高供应电压VCCH
之间的输出电压V。ut。由于高供应电压VCCH是使用于第一厚氧化层PM0S晶体 管PG1，第二厚氧化层PM0S晶体管PG2，第一厚氧化层NM0S晶体管NG1和第 二厚氧化层丽0S晶体管NG2上，所以不需要考虑厚氧化层元件的可靠度问题。 然而当应用在低电压核心电路中时，厚氧化层元件的临界电压值相对于低电 压核心电路的低电压是过高的。在低电压的核心电路中，第一厚氧化层腿0S 晶体管NG1和第二厚氧化层NM0S晶体管NG2可能会开关不完全，致使电平切
换的效能受到影响。
发明内容
为了克服现有技术电路中元件的可靠度较低的技术问题，本发明提供一 种可提高电路中元件的可靠度的电平转换电路。
在电平转换电路的实施方式中，包含四个画OS晶体管及一个反相器。反 相器的输入端连接输入电压，用来输出反相输入电压，而输入电压的范围介 于低供应电压和零电平之间。第一丽OS晶体管的栅极连接输入电压，而源极 接地。第一厚氧化层匪OS晶体管的栅极连接第一参考电压，而源极耦接第一 丽0S晶体管的漏极。第二丽0S晶体管的栅极连接反相输入电压，而源极接地。 第二厚氧化层丽OS晶体管的栅极连接第一参考电压，而源极耦接第二 NMOS 晶体管的漏极。第二厚氧化层腿OS晶体管的漏极输出输出电压，范围介于高 供应电压和零电平之间。
所述电平转换电路中进一步包含四个PMOS晶体管。第一厚氧化层P型金 属氧化物半导体(PMOS)晶体管的栅极连接第二厚氧化层顺OS晶体管的漏极， 而源极连接第一厚氧化层NMOS晶体管的漏极。第二厚氧化层PMOS晶体管的 栅极连接第一厚氧化层丽OS晶体管的漏极，而源极连接第二厚氧化层NMOS 晶体管的漏极。第三厚氧化层PMOS晶体管的栅极连接输入电压，源极连接第 一厚氧化层PMOS晶体管的漏极，而漏极连接高供应电压。第四厚氧化层PMOS 晶体管的栅极连接反相输入电压，源极连接第二厚氧化层PMOS晶体管的漏极，
而漏极连接高供应电压。
第一丽0S晶体管和第二 NM0S晶体管是薄氧化层丽0S晶体管。 所述电平转换电路中可进一步包含两个應OS晶体管。第三NM0S晶体管 的栅极连接至第二参考电压，源极连接至第一丽OS晶体管的漏极，而漏极连 接至第一厚氧化层丽0S晶体管的源极。第四丽0S晶体管的栅极连接至第二 参考电压，源极连接至第二丽OS晶体管的漏极，而漏极连接至第二厚氧化层 丽0S晶体管的源极。第三丽0S晶体管和第四丽0S晶体管是薄氧化层應0S晶 体管。
输入电压的范围介于0. 5伏特至2. 5伏特之间。输出电压的范围介于3 伏特至10伏特之间。在本发明的另一种电平转换电路中，包含反相器，其 输入端连接输入电压，用来输出反相输入电压，其中输入电压的范围介于低 供应电压和零电平之间；第一丽0S晶体管，其栅极连接输入电压，源极接地； 第一厚氧化层NM0S晶体管，其栅极连接输入电压，源极耦接第一NMOS晶体 管的漏极；第二NMOS晶体管，其栅极连接反相输入电压，源极接地；第二厚 氧化层NM0S晶体管，其栅极连接反相输入电压，源极耦接第二丽0S晶体管 的漏极，其中第二厚氧化层丽OS晶体管的漏极输出输出电压，输出电压的范 围介于高供应电压和零电平之间；第一厚氧化层PMOS晶体管，其栅极连接第 二厚氧化层丽0S晶体管的漏极，源极连接第一厚氧化层NM0S晶体管的漏极； 第二厚氧化层PM0S晶体管，其栅极连接第一厚氧化层丽0S晶体管的漏极， 源极连接第二厚氧化层丽0S晶体管的漏极；第三厚氧化层PM0S晶体管，其 栅极连接输入电压，源极连接第一厚氧化层PMOS晶体管的漏极，漏极连接高 供应电压；以及第四厚氧化层PMOS晶体管，栅极连接反相输入电压，源极连 接第二厚氧化层PMOS晶体管的漏极，漏极连接高供应电压。
本发明能应用于低电压核心电路中，提供相应的电平转换电路，利用薄 氧化层元件来降低临界电压，利用厚氧化层元件来避免元件崩溃，具有比现 有技术更高的可靠性。
图1是一个现有技术的电平转换电路。
图2是本发明的电平转换电路的实施方式的示意图。
图3是本发明的电平转换电路的另一实施方式的示意图。 图4是本发明的电平转换电路的又一实施方式的示意图。 图5是本发明的电平转换电路的另一实施方式的示意图。
具体实施例方式
在说明书及权利要求当中使用了某些词汇来称呼特定的元件。本领域的 技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本 说明书及权利要求并不以名称的差异来作为区分元件的方式，而是以元件在 功能上的差异来作为区分的准则。在通篇说明书及权利要求当中所提及的"包 含"是开放式的用语，故应解释成"包含但不限定于"。此外，"耦接"一 词在此是包含任何直接及间接的电气连接手段。因此，若文中描述第一装置 耦接于第二装置，则代表第一装置可直接电气连接于第二装置，或通过其它 装置或连接手段间接地电气连接到第二装置。
图2是本发明电平转换电路的实施方式的示意图，使用了一对薄氧化层 元件，第一NM0S晶体管N1和第二NM0S晶体管N2，其栅极分别耦接到输入电 压Vin以及反相输入电压Vi/ 。由于薄氧化层元件具有较低的临界电压，介于 0. 2伏特和0. 35伏特之间，所以电平转换电路在低电压的核心电路中仍然能 够充分的切换开关。第一厚氧化层丽OS晶体管NG1和第二厚氧化层丽OS晶 体管NG2的栅极都耦接到第一参考电压Vw，这样端点A和B的电压可以保持 在既定电平之下，保护第一 醒OS晶体管Nl和第二丽OS晶体管N2的跨电压 Vgd/L/Vg,不会崩溃。如此一来，薄氧化层元件受到第一参考电压Vw的保护， 使电平转换电路可在极低核心电压下正常运作。第一 画0S晶体管Nl和第二 丽0S晶体管N2可以是经过特别设计的低临界电压元件。第一厚氧化层丽0S
晶体管NG1和第二厚氧化层NM0S晶体管NG2可以是耗尽型元件(d印letion component),例如零临界电压元件或负临界电压元件。在本实施方式中，第 一厚氧化层丽0S晶体管NG1和第二厚氧化层丽OS晶体管NG2是厚氧化层醒0S 晶体管，而第一厚氧化层PM0S晶体管PG1和第二厚氧化层PM0S晶体管PG2， 第三厚氧化层PM0S晶体管PG3和第四厚氧化层PM0S晶体管PG4都是厚氧化 层PM0S晶体管。
图3是本发明的电平转换电路的另一实施方式示意图，是根据图2的设 计进一步修改而得。其中包含第三丽0S晶体管N3和第四丽0S晶体管N4，其 栅极都耦接到第二参考电压V^。第三丽OS晶体管N3的源极连接到第一丽OS 晶体管Nl的漏极，而第三醒OS晶体管N3的漏极连接到第一厚氧化层腿OS 晶体管NG1的源极。第四NMOS晶体管N4的源极连接到第二醒OS晶体管N2 的漏极，而第四NMOS晶体管N4的漏极连接到第二厚氧化层丽OS晶体管NG2 的源极。第二参考电压V^基本上设定为低供应电压VCCL，所以第三NMOS晶 体管N3和第四NM0S晶体管N4会一直保持开启状态。因为本实施方式中的第 一 NM0S晶体管Nl，第二 NM0S晶体管N2，第三NM0S晶体管N3和第四NM0S 晶体管N4都是薄氧化层元件，所以会有可靠度的考虑。第一参考电压V^的 值经过仔细设定，在耦接到第一厚氧化层画0S晶体管NG1和第二厚氧化层 NM0S晶体管NG2的栅极后，可保护第一 丽0S晶体管Nl，第二丽0S晶体管N2， 第三NM0S晶体管N3和第四丽0S晶体管N4不至于崩溃。通过第一参考电压 Vw和第二参考电压Vref2的设定，第一丽0S晶体管N1，第二腦0S晶体管N2， 第三丽OS晶体管N3和第四NMOS晶体管N4的跨电压V乂WVgs可保持在远低 于崩溃电压的安全范围。在本实施方式中，第三丽OS晶体管N3和第四NM0S 晶体管N4是薄氧化层丽OS晶体管，而崩溃电压基本上等于低供应电压VCCL。
图4是本发明电平转换电路的又一实施方式的示意图，其中第一厚氧化 层丽OS晶体管NG1和第二厚氧化层丽OS晶体管NG2改成耗尽元件，例如零 临界电压元件或负临界电压元件。第一厚氧化层醒OS晶体管NG1和第二厚氧
化层丽0S晶体管NG2的栅极分别耦接输入电压Vin和反相输入电压Vin，。当 输入电压Vin为高电平时，第一厚氧化层丽0S晶体管NG1和第一 丽0S晶体管 Nl的栅极为低供应电压VCCL，因此第一厚氧化层丽0S晶体管NG1和第一丽OS 晶体管Nl开启，使第一厚氧化层NM0S晶体管NG1的源极和漏极电压降为低 电平。正因为第一丽0S晶体管N1的源极和漏极电压同时为低电平，所以第 一NM0S晶体管N1不会发生崩溃。同时，因为反相输入电压Vi/是零电平， 所以第二丽0S晶体管N2和第二厚氧化层醒0S晶体管NG2是关闭的，因此第 二NM0S晶体管N2也不会发生崩溃。反过来说，当输入电压Vin为低电平时， 同样的情况也适用于所述多个晶体管，使整体的可靠度受到保障。在本实施 方式中，第一 NM0S晶体管Nl和第二應0S晶体管N2是薄氧化层丽0S晶体管， 而第一厚氧化层丽0S晶体管NG1和第二厚氧化层應0S晶体管NG2是耗尽型 丽0S晶体管，具有不大于零的临界电压值。第一厚氧化层PM0S晶体管PG1， 第二厚氧化层PMOS晶体管PG2，第三厚氧化层PMOS晶体管PG3和第四厚氧化 层PMOS晶体管PG4是厚氧化层PMOS晶体管。
图5是本发明电平转换电路的另一实施方式的示意图，进一步改良图4 的实施方式。其使用了一对第三NM0S晶体管N3和第四應0S晶体管N4，其栅 极都耦接到第一参考电压Vref。第三丽OS晶体管N3的源极连接到第一 丽OS 晶体管Nl的漏极，而第三丽OS晶体管N3的漏极连接到第一厚氧化层醒OS 晶体管NG1的源极。第四NMOS晶体管N4的源极连接到第二丽OS晶体管N2 的漏极，而第四丽OS晶体管N4的漏极连接到第二厚氧化层丽OS晶体管NG2 的源极。第一参考电压V^设定在低供应电压VCCL，所以第三丽0S晶体管N3 和第四丽0S晶体管N4会一直保持开启。当输入电压Vin为高电平时，第一厚 氧化层腿OS晶体管NG1和第一 画OS晶体管Nl被开启，端点A禾tl C的电压变 为零电平，使第一 丽OS晶体管Nl和第三NMOS晶体管N3的跨电压Vsd/Vds/Vss 保持在不会崩溃的安全范围。同时，第二厚氧化层NMOS晶体管NG2和第二丽OS 晶体管N2是关闭的，其跨电压都不会崩溃。
关于所述崩溃电压的值，基本上等于低供应电压VCCL。第一丽0S晶体管 Nl，第二丽0S晶体管N2，第三丽0S晶体管N3和第四丽0S晶体管N4为薄氧 化层麗0S晶体管。在本实施方式中，输入电压Vin的范围大致上介于0. 5伏特 和2. 5伏特之间，而输出电压V。^的范围介于3伏特到10伏特之间。
本发明虽用较佳实施方式说明如上，然而其并非用来限定本发明的范围， 任何本领域中技术人员，在不脱离本发明的精神和范围内，做的任何更动与 改变，都在本发明的保护范围内，具体以权利要求的界定为准。
权利要求
1. 一种电平转换电路，其特征在于，所述电平转换电路包含反相器，其输入端连接输入电压，用来输出反相输入电压，其中所述输入电压的范围介于低供应电压和零电平之间；第一NMOS晶体管，其栅极连接所述输入电压，源极接地；第一厚氧化层NMOS晶体管，其栅极连接第一参考电压，源极耦接所述第一NMOS晶体管的漏极；第二NMOS晶体管，其栅极连接所述反相输入电压，源极接地；第二厚氧化层NMOS晶体管，其栅极连接所述第一参考电压，源极耦接所述第二NMOS晶体管的漏极，其中所述第二厚氧化层NMOS晶体管的漏极输出输出电压，所述输出电压的范围介于高供应电压和零电平之间；第一厚氧化层PMOS晶体管，其栅极连接所述第二厚氧化层NMOS晶体管的漏极，源极连接所述第一厚氧化层NMOS晶体管的漏极；第二厚氧化层PMOS晶体管，其栅极连接所述第一厚氧化层NMOS晶体管的漏极，源极连接所述第二厚氧化层NMOS晶体管的漏极；第三厚氧化层PMOS晶体管，其栅极连接所述输入电压，源极连接所述第一厚氧化层PMOS晶体管的漏极，漏极连接所述高供应电压；以及第四厚氧化层PMOS晶体管，其栅极连接所述反相输入电压，源极连接所述第二厚氧化层PMOS晶体管的漏极，漏极连接所述高供应电压。
2. 如权利要求l所述的电平转换电路，其特征在于，所述第一醒OS晶体 管和第二 NM0S晶体管是薄氧化层匪0S晶体管。
3. 如权利要求1所述的电平转换电路，其特征在于，所述电平转换电路 进一歩包含-第三NMOS晶体管，其栅极连接至第二参考电压，源极连接至所述第一腿OS 晶体管的漏极，漏极连接至所述第一厚氧化层腿OS晶体管的源极；以及 第四丽0S晶体管，其栅极连接至所述第二参考电压，源极连接至所述第二丽os晶体管的漏极，漏极连接至所述第二厚氧化层丽os晶体管的源极。
4. 如权利要求3所述的电平转换电路，其特征在于，所述第三NMOS晶体 管和第四,OS晶体管是薄氧化层画0S晶体管。
5. 如权利要求1所述的电平转换电路，其特征在于，所述输入电压的范 围介于0. 5伏特至2. 5伏特之间。
6. 如权利要求1所述的电平转换电路，其特征在于，所述输出电压的范 围介于3伏特至10伏特之间。
7. —种电平转换电路，其特征在于，所述电平转换电路包含反相器，其输入端连接输入电压，用来输出反相输入电压，其中所述输 入电压的范围介于低供应电压和零电平之间；第一丽OS晶体管，其栅极连接所述输入电压，源极接地；第一厚氧化层丽OS晶体管，其栅极连接所述输入电压，源极耦接所述第 一NMOS晶体管的漏极；第二丽OS晶体管，其栅极连接所述反相输入电压，源极接地；第二厚氧化层丽OS晶体管，其栅极连接所述反相输入电压，源极耦接所 述第二画OS晶体管的漏极，其中所述第二厚氧化层丽OS晶体管的漏极输出 输出电压，所述输出电压的范围介于高供应电压和零电平之间；第一厚氧化层PMOS晶体管，其栅极连接所述第二厚氧化层丽OS晶体管 的漏极，源极连接所述第一厚氧化层丽OS晶体管的漏极；第二厚氧化层PMOS晶体管，其栅极连接所述第一厚氧化层NMOS晶体管 的漏极，源极连接所述第二厚氧化层丽OS晶体管的漏极；第三厚氧化层PMOS晶体管，其栅极连接所述输入电压，源极连接所述第 一厚氧化层PMOS晶体管的漏极，漏极连接所述高供应电压；以及第四厚氧化层PMOS晶体管，栅极连接所述反相输入电压，源极连接所述 第二厚氧化层PMOS晶体管的漏极，漏极连接所述高供应电压。
8. 如权利要求7所述的电平转换电路，其特征在于所述第一 丽0S晶体管和第二丽0S晶体管是薄氧化层NM0S晶体管;以及 所述第一厚氧化层NM0S晶体管和第二厚氧化层晶体管是耗尽型NM0S晶 体管，具有不大于零的临界电压值。
9. 如权利要求7所述的电平转换电路，其特征在于，所述电平转换电路 进一步包含第三丽0S晶体管，其栅极连接至第一参考电压，源极连接至所述第一NM0S 晶体管的漏极，漏极连接至所述第一厚氧化层NMOS晶体管的源极；以及第四NMOS晶体管，其栅极连接至所述第一参考电压，源极连接至所述第 二 NM0S晶体管的漏极，漏极连接至所述第二厚氧化层画0S晶体管的源极。
10. 如权利要求9所述的电平转换电路，其特征在于，所述第三画0S 晶体管和第四丽0S晶体管是薄氧化层丽0S晶体管。
11. 如权利要求7所述的电平转换电路，其特征在于，所述输入电压的 范围介于0. 5伏特至2. 5伏特之间。
12. 如权利要求7所述的电平转换电路，其特征在于，所述输出电压的 范围介于3伏特至10伏特之间。
全文摘要
本发明提供一种电平转换电路，所述电平转换电路包含反相器，其输入端连接输入电压，用来输出反相输入电压；第一NMOS晶体管，其栅极连接所述输入电压，源极接地；第一厚氧化层NMOS晶体管，其栅极连接第一参考电压，源极耦接所述第一NMOS晶体管的漏极；第二NMOS晶体管，其栅极连接所述反相输入电压，源极接地；第二厚氧化层NMOS晶体管，其栅极连接所述第一参考电压，源极耦接所述第二NMOS晶体管的漏极；第一厚氧化层PMOS晶体管；第二厚氧化层PMOS晶体管；第三厚氧化层PMOS晶体管；以及第四厚氧化层PMOS晶体管。本发明的电平电路可用于低电压核心电路中，且能防止崩溃。
文档编号H03K19/0185GK101388662SQ20081000306
公开日2009年3月18日 申请日期2008年1月18日 优先权日2007年9月11日
发明者廖学坤, 林育信 申请人:联发科技股份有限公司