专利名称：电平变换电路的制作方法
技术领域：
本发明涉及电平变换电路，例如应用于半导体电路的电平变换电路等。
背景技术：
以前，例如应用于半导体电路的电平变换电路等是只具有正侧的 电平变换部的结构。因此，以前的电平变换电路对于输入信号只能进 行正侧的输出电平的电平变换，负侧的输出电平是接地电压(VSSL)。 因此，存在电平变换电路的输出电压差小的倾向。
再者，以前的电平变换电路是对输出晶体管的电流路径间恒定地 施加正负的最大输出电位差(高电源电压VDDH -接地电压VSSL ) 的结构。因此，在利用与构成电平变换部等的其它的晶体管为同一的 制造工艺形成输出晶体管的情况下，不能得到比晶体管的电流路径间 的耐压大的输出振幅。这是由于输出晶体管的电流路径间的耐压是由 制造工艺决定的。
另一方面，为了进行大振幅输出电压变换，有必要只使输出晶体 管成为高耐压的晶体管，以便耐受对上述输出晶体管施加的大振幅的 输出电压。但是，在这样的情况下，由于另外发生只使输出晶体管成 为高耐压的晶体管的制造工艺，故制造工序增加，制造成本增大。
如上所述，以前的电平变换电路存在若打算提高输出电压差就对 构成输出的晶体管施加耐压以上的过电压的倾向。作为与本申请有关的文献，例如有以下的特开平11 - 88147号公 报。在该特开平11 - 88147号公报中，记载了通过降低对所使用的 MOS晶体管施加的电压而不需要耐压高的MOS晶体管的例子。
发明内容
与本发明的一个形态有关的电平变换电路包括高电位侧电平变 换部，连接在第1高电压电源与第l低电压电源之间，变换输入信号 的高电位侧的电压；低电位侧电平变换部，连接在电压比上述第l高 电压电源低的第2高电压电源与电压比上迷第1低电压电源低的第2 低电压电源之间，变换输入信号的低电位侧的电压；以及输出部，被 输入上述高电位侧电平变换部的输出和上述低电位侧电平变换部的 输出，输出上述第1高电压电源的电压电平和上述第2低电压电源的 电压电平。
与本发明的一个形态有关的电平变换电路包括高电位侧电平变 换部，连接在第1高电压电源与第l低电压电源之间，变换输入信号 的高电位侧的电压；低电位侧电平变换部，连接在电压比上述第l高 电压电源低的第2高电压电源与电压比上述第1低电压电源低的第2 4氐电压电源之间，变换输入信号的低电位侧的电压；第1负栽减轻部， 根据上述高电位侧电平变换部的输出，输出上述第1高电压电源的电 压电平或上述第l低电压电源的电压电平；第2负载减轻部，根据上 述低电位侧电平变换部的输出，输出上述第2高电压电源的电压电平 或上述第2低电压电源的电压电平；以及输出部，被输入上述第1负 载减轻部的输出和上述第2负载减轻部的输出，输出上述第1高电压 电源的电压电平和上述第24氐电压电源的电压电平。
图l是表示与本发明的第l实施方式有关的电平变换电路的电路
图2是表示与第1实施方式有关的电平变换电路的工作的工作波形图3是表示与本发明的第2实施方式有关的电平变换电路的电路
图4是表示与第2实施方式有关的电平变换电路的工作的工作波
形图5是表示与本发明的笫3实施方式有关的电平变换电路的电路
图6是表示与第3实施方式有关的电平变换电路的工作的工作波
形图7是表示与比较例有关的电平变换电路的电路图；以及
图8是表示与比较例有关的电平变换电路的工作的工作波形图。
具体实施例方式
以下，参照
本发明的实施方式。此外，在该说明中，对 于在全部的图中共同的部分附以共同的参照符号。 [第1实施方式
首先，使用图l和图2说明与本发明的第1实施方式有关的电平 变换电路。图l是表示与本实施方式有关的电平变换电路的电路图。 〈结构例〉
首先，使用图1说明与本实施方式有关的电平变换电路的结构例。
如图示那样，与本实施方式有关的电平变换电路具备输入部10、 负侧电平变换部ll、正侧电平变换部12和输出部13。
输入部10具备P型MOS晶体管QP11和N型MOS晶体管 QNll，利用以^氐电压电源VDDL工作的倒相器IVll来构成。
通过在低电压电源VDDL与接地电源VSSL之间串联地连接P 型MOS晶体管QP11和N型MOS晶体管QN11的源-漏路径构成 了上述倒相器IVll。对P型MOS晶体管QP11和N型MOS晶体管 QN11的栅输入了输入信号IN1。
利用2个P型MOS晶体管QP12、QP13和2个N型MOS晶体 管QN12、 QN13构成了负侧电平变换部11。
对于上述MOS晶体管QP12、 ^N12来说，在低电压电源VDDL 与具有比接地电源VSSL低的电压电,的接地电源VSSM之间串联地 连接了源-漏路径。将N型MOS曰《体管QN12的栅连接在作为P型 MOS晶体管QP13的漏与N型MOS晶体管QN13的漏的连接点的内 部节点VN13上。将N型MOS晶体管QN13的栅连接在作为P型 MOS晶体管QP12的漏与N型MOS晶体管QN12的漏的连接点的内 部节点VN12上。
同样，对于P型MOS晶体管QP13和N型MOS晶体管QN13 来说，在低电压电源VDDL与接地电源VSSM之间串联地连接了源 -漏路径。
利用2个P型MOS晶体管QP14、 QP15和2个N型MOS晶体 管QN14、 QN15构成了正侧电平变换部12。
对于上述MOS晶体管QP14、 QN14来说，在高电压电源VDDH 与接地电源VSSL之间串联地连接了源-漏路径。将P型MOS晶体 管QP14的栅连接在作为P型MOS晶体管QP15的漏与N型MOS 晶体管QN15的漏的连接点的内部节点VN15上。将P型MOS晶体 管QP15的栅连接在作为P型MOS晶体管QP14的漏与N型MOS 晶体管QN14的漏的连接点的内部节点VN14上。
同样，对于MOS晶体管QP15和QN15来说，在高电压电源 VDDH与接地电源VSSL之间串联地连接了源-漏路径。
利用P型MOS晶体管QP16和N型MOS晶体管QN16构成了 输出部13。
通过在内部节点VN14与内部节点VN12之间串联地连接上述 MOS晶体管QP15和QN16的源-漏路径，构成了输出部13。将MOS 晶体管QP15和QN16的栅共同地连接在接地电源VSSL上。将P型 MOS晶体管QP16的衬底电极连接在自身QP16的源上。将N型MOS 晶体管QN16的衬底电极连接在自身QN16的源上。将MOS晶体管
QP15和QN16的漏的连接点连接在输出端子OUT1上。
此外，在本例的情况下，电压电源的电压电平的关系如下。 电压电平接地电源VSSM的电平〈接地电源VSSL的电平<
低电压电源VDDL的电平 < 高电压电源VDDH的电平
此外，在本例的情况下，即使是高电压电源VDDH的电平<低
电压电源VDDL的电平的情况，电平变换电路也能工作。 〈工作>
其次，使用图2说明与本实施方式有关的电平变换电路的工作。 图2是表示与本实施方式有关的电平变换电路的工作波形的图。 (时刻tl)
如图示那样，首先，在时刻tl时，输入高电平(低电压电源VDDL 的电平)作为输入信号IN1。
此时，MOS晶体管QP13是截止状态，倒相器IV11的输出是低 电平(接地电源VSSL的电平)，MOS晶体管QP12是导通状态。
因而，因为此时内部节点VN12是高电平(低电压电源VDDL 的电平)，MOS晶体管QN13是导通状态，故内部节点VN13是低电 平(接地电源VSSM的电平)，MOS晶体管QN12是截止状态。此 外，因为MOS晶体管QN15是导通状态，倒相器IVll的输出是低电 平(接地电源VSSL的电平)，故MOS晶体管QN14是截止状态。
因而，因为此时上述内部节点VN15是低电平(接地电源VSSL )， MOS晶体管QP14是导通状态，故内部节点VN14是高电平(高电压 电源VDDH)， MOS晶体管QP15是截止状态。由于内部节点VN12 是高电平(低电压电源VDDL)，故MOS晶体管QN16的栅-源间 电压VGS低于MOS晶体管QN16的阈值电压，成为截止状态。由于 内部节点VN14是高电平(高电压电源VDDH),故晶体管QP16的 栅- 源间电压VGS低于晶体管QP16的阈值电压，成为导通状态。
其结果，在该时刻tl时，电平变换电路的输出OUT1输出高电 平(高电压电源VDDH的电平)， (时刻t2 )
接着，在时刻t2时，如果输入信号IN1从高电平(低电压电源 VDDL )转移到低电平(接地电源VSSL )，则由于晶体管QP13导通， 内部节点VN11成为高电平(低电压电源VDDL)，故晶体管QP12 截止。因而，如果内部节点VN13从低电平(接地电源VSSM)转移 到高电平(低电压电源VDDL),其电压电平高于晶体管QN12的阈 值电压，则晶体管QN12导通，内部节点VN12开始向低电平(接地 电源VSSM)转移，如果其电压电平低于晶体管QN13的阈值电压， 则晶体管QN13截止。此外，晶体管QN15截止，内部节点VN11成 为高电平(低电压电源VDDL)，晶体管QN14导通。
因而，在时刻t2时，如果内部节点VN14从高电平(高电压电 源VDDH)转移到低电平(接地电源VSSL),其电压电平低于晶体 管QP15的阈值电压，则晶体管QP15导通，内部节点VN15转移到 高电平(高电压电源VDDH)，如果其电压电平高于晶体管QP14的 阈值电压，则晶体管QP14截止。
由于内部节点VN14是低电平(接地电源VSSL)，故晶体管 QP16的栅-源间电压VGS高于晶体管QP16的阈值电压，成为截止 状态。由于内部节点VN12是低电平(接地电源VSSM)，故MOS 晶体管QN16的栅-源间电压VGS高于MOS晶体管QN16的阈值电 压，成为导通状态。
其结果，在该时刻t2时，电平变换电路的输出OUT1输出低电 平(接地电源VSSM)。
〈时刻t2时的晶体管QP16、 QN16的耐压〉
在此，说明输入信号IN1是低电平(接地电源VSSL)时(时刻 t2时)的晶体管QP16、 QN16的栅-源间电压VGS和源-漏间电压 VDS的耐压。在本例中，在作为一例说明时，将各电源端子和栅-源 间电压VGS、源-漏间电压VDS的值定为以下表示的值。
VDDH = 4v、 VDDL = 1.5v、 VSSL-Ov、 VSSM = - 2.5v
栅-源间电压VGS、源-漏间电压VDS的耐压4v
此外，晶体管QP16、 QN16的耐压是与构成输出部13以外的电
路的电平变换部ll、 12等其它的MOS晶体管相同的值。
因为晶体管QP16的栅电压是接地电源VSSL (Ov)、源电压是 接地电源VSSL (Ov)、漏电压是高电压电源VDDH ( - 2.5v )，故 晶体管QP16的栅-源间电压VGS成为接地电源VSSL ( Ov)-接地 电源VSSL(Ov) =0v,晶体管QP16的源-漏间电压VDS成为AV1 (接地电源VSSL (Ov) -高电压电源VDDH ( - 2.5v ) - 2.5v )。这 样，在该时刻t2时，与本例有关的QP16的栅-源间电压VGS和源 -漏间电压VDS最大是AV1。因此，电压VGS和电压VDS的耐压进 入了耐压电压(4v)的范围内。
此外，因为晶体管QN16的栅电压是接地电源VSSL (Ov)、源 电压是接地电源VSSM( -2.5v)、漏电压是接地电源VSSM( -2.5v)， 故晶体管QN16的栅-源间电压VGS成为AV1 ( VSSL ( 0v) - VSSM (-2.5v ) = 2.5v )，晶体管QN16的源-漏间电压VDS成为VSSM (- 2.5v) - VSSM ( — 2.5v) = 0v。
这样，在该时刻t2时，与本例有关的QN16的栅-源间电压VGS 和源-漏间电压VDS的耐压最大是AV1。因此，电压VGS和电压VDS 的耐压进入了耐压电压(4v)的范围内。 (时刻t3 )
再次接着说明本例的电平变换电路的工作。如图示那样，如果在 时刻t3时输入信号IN1从低电平(接地电源VSSL )转移到高电平(低 电压电源VDDL)，则由于晶体管QP13截止，倒向器IVll的输出 成为低电平(接地电源VSSL)，故晶体管QP12导通。因而，如果 内部节点VN12从低电平(接地电源VSSM)转移到高电平(低电压 电源VDDL)，其电压电平高于晶体管QN13的阈值电压，则晶体管 QN13成为导通状态。因此，内部节点VN13转移到低电平(接地电 源VSSM)，如果其电压电平低于晶体管QN12的阈值电压，则晶体 管QN12成为截止状态。此外，晶体管QN15导通，内部节点VNll 成为低电平(接地电源VSSL),晶体管QN14截止。
因而，在该时刻t3时，如果内部节点VN15从高电平(高电压
电源VDDH)转移到低电平(接地电源VSSL)，其电压电平低于晶 体管QP14的阈值电压，则晶体管QP14导通。再者，内部节点VN14 转移到高电平(高电压电源VDDH)，如果其电压电平高于晶体管 QP15的阈值电压，则晶体管QP15截止。由于内部节点VN12是高 电平(低电压电源VDDL)，故晶体管QN16的栅-源间电压VGS 低于晶体管QN16的阈值电压而截止。由于内部节点VN14是高电平 (高电压电源VDDH)，故晶体管QP16的栅-源间电压VGS低于 晶体管QP16的阈值电压而导通。
其结果，在该时刻t3时，电平变换电路的输出OUT1输出高电 平(高电压电源VDDH)。
<时刻t3时的晶体管QP16、 QN16的耐压〉
在此，说明输入信号IN1是高电平(低电压电源VDDL)时(时 刻t3时)的晶体管QP16、 QN16的栅-源间电压VGS和源-漏间电 压VDS的耐压。在该说明中，将各电源端子和栅-源间电压VGS、 源 - 漏间电压VDS的值定为与上述是同样的。
因为晶体管QP16的栅电压是接地电源VSSL (Ov)、源电压是 高电压电源VDDH (4v)、漏电压是高电压电源VDDH (4v)，故晶 体管QP16的栅-源间电压VGS成为AV2 (高电压电源VDDH (4v) -接地电源VSSL (Ov) =4v)，晶体管QP16的源-漏间电压VDS 成为高电压电源VDDH (4v)-高电压电源VDDH (4v) = Ov。
这样，在该时刻t3时，与本例有关的晶体管QP16的栅-源间 电压VGS和源-漏间电压VDS最大是AV2。因此，电压VGS和电压 VDS的耐压进入了耐压电压(4v)的范围内。
此外，因为晶体管QN16的栅电压是接地电源VSSL (0v)、源 电压是低电压电源VDDL( 1.5v)、漏电压是高电压电源VDDH(4v)， 故晶体管QN16的栅-源间电压VGS成为源电压是低电压电源 VDDL(1.5v)-接地电源VSSL (0v) = 1.5v，晶体管QN16的源-漏间电压VDS成为高电压电源VDDH (4v)-低电压电源VDDL (1.5v) =2.5v。
这样，在该时刻t3时，与本例有关的QN16的栅-源间电压VGS 和源-漏间电压VDS最大是AV2。因此，电压VGS和电压VDS的耐 压进入了耐压电压(4v)的范围内。
如上所述，在与本实施方式有关的电平变换电路中，即使是输出 电压处于高电压电源VDDH 接地电源VSSM之间的情况，对构成输 出部13的晶体管QP16、QN16的栅-源间电压VGS和源-漏间电压 VDS施加的电压最大可定为AV1 ( VSSL (Ov) - VSSM ( - 2.5v ) -2.5v)或AV2 (高电压电源VDDH ( 4v ) -接地电源VSSL (Ov)= 4v)。
因此，可不对构成输出部13的晶体管QP16、 QN16施加最大振 幅电压(VDDH(4v) -VSSM(_2.5v) ) = 6.5v的过电压而工作。
此外，在本实施方式中，将晶体管QP16、 QN16的栅-源间电 压VGS和源-漏间电压VDS定为4v。但是，如果满足有效的条件， 也可将输出振幅定为VDDH-VSSM。
耐压^VDDH —VSSL、耐压^VDDL-VSSM
如果如上述的情况那样可增大耐压，则相应地可增大高电压电源 VDDH的电压值，可减小接地电源VSSM的电压值。 〈与本实施方式有关的电平变换电路的效果〉
按照与本实施方式有关的电平变换电路，至少可得到下述(l) 和(2)的效果。
(l)可提高输出电位差，可防止对构成输出的晶体管施加过电压。
(1) -1可提高输出电位差
与本实施方式有关的电平变换电路除了正侧电平变换部12外还 具备负侧电平变换部11。
因此，电平变换电路的输出电压OUT1除了高电压电源VDDH 的电平外(时刻t3时)，可输出接地电源VSSM的电平(时刻t2时)。 这样，由于可对正负两极性变换输出电压OUTl，故可提高输出电位 差。
例如，在本例的情况下，因为VDDH-4v、 VSSM--2.5v,故 可将电平变换电路的输出电压OUTl的输出电位差定为约高电压电源 VDDH (4v) -接地电源VSSM ( - 2.5v ) = 6.5v。
(1)-2可防止对构成输出的晶体管QP16、QN16施加过电压。 (时刻t2时)在输入信号IN1是低电平(接地电源VSSL)时， 由于构成输出部13的P型MOS晶体管QP16的内部节点VN14是低 电平(接地电源VSSL),故P型MOS晶体管QP16的栅-源间电 压VGS高于P型MOS晶体管QP16的阈值电压，成为截止状态。
另一方面，此时由于构成输出部13的N型MOS晶体管QN16 的内部节点VN12是低电平(接地电源VSSM)，故N型MOS晶体 管QN16的栅-源间电压VGS高于N型MOS晶体管QN16的阈值 电压，成为导通状态。
(时刻t3时)再者，在输入信号IN1是高电平(低电压电源 VDDL)时，由于构成输出部13的P型MOS晶体管QP16的内部节 点VN14是高电平(高电压电源VDDH)，故P型MOS晶体管QP16 的栅-源间电压VGS低于P型MOS晶体管QP16的阈值电压，成为 导通状态。
另一方面，此时由于N型MOS晶体管QN16的内部节点VN12 是高电平(低电压电源VDDL)，故N型MOS晶体管QN16的栅-源间电压VGS低于N型MOS晶体管QN16的阈值电压，成为截止 状态。
这样，输出部13具备不同的导电型的晶体管QP16、 QN16，构 成为与输入信号IN1的正负的输入逻辑对应地使晶体管QP16、 QN16 的某一方导通、另一方截止。因此，即使是上述(l) -l所示那样提 高了输出电位差的情况，也可防止对输出部13的晶体管QP16、 QN16 恒定地施加最大输出电压，可防止对晶体管QP16、 QN16施加耐压以 上的过电压。
例如，在本例的情况下，在时刻t2时，如上所述，使晶体管QP16、 QN16的栅-源间电压VGS和源-漏间电压VDS的耐压处于耐压电
压(4v)的范围内。同样，即使在时刻t3时，也使晶体管QP16、 QN16 的栅-源间电压VGS和源-漏间电压VDS的耐压处于耐压电压(4v ) 的范围内。
(2)对于制造成本的降低是有利的。
如上述(l) -2中所示，按照与本实施方式有关的电平变换电 路，可防止对构成输出部13的晶体管QP16、 QN16施加过电压。
因此，没有必要只使构成输出部13的晶体管QP16、 QN16成为 高耐压。因而，不会另外发生只使晶体管QP16、 QN16成为高耐压的 晶体管的制造工艺，利用与构成输出部13、负侧、正侧电平变换部 11、 12的其它的晶体管同样的制造工艺可形成构成输出部13的晶体 管QP16、 Q腿。
其结果，可防止制造工序的增加，对于制造成本的降低是有利的。\01是#<电平(VSSL的电平)，晶体管QN03是截止状态。
因而，因为内部节点VN02是低电平，晶体管QP03是导通状态， 故输出端子OUTO是高电平(VDDH的电平)，晶体管QP02是截止 状态。
(时刻t2 )
接着，在时刻t2时，如果输入信号INO从高电平(VDDL)转 移到低电平(VSSL )，则晶体管QN02截止，倒相器的输出节点VNO 1 成为高电平(VDDL)，晶体管QN03导通。
因而，输出端子OUTO从高电平(VDDH )转移到低电平(VSSL )， 如果其电压电平低于晶体管QP02的阈值电压，则晶体管QP02导通。 另一方面，内部节点VN02转移到高电平(VDDH),如果其电压电 平高于晶体管QP03的阈值电压，则晶体管QP03截止。
其结果，在该时刻t2时，电平变换电路的输出OUT0输出低电 平(VSSL)。
(时刻t3 )
接着，在时刻t3时，如果输入信号INO从低电平(VSSL)转移 到高电平(VDDL)，则晶体管QN02导通，倒相器的输出节点VNOl 成为低电平(VSSL)，晶体管QN03截止。
因而，内部节点VN02从高电平(VDDH )转移到低电平(VSSL)， 如果其电压电平低于晶体管QP03的阈值电压，则晶体管QP03导通，
输出端子OUTO开始向高电平(VDDH)转移，如果其电压电平高于 晶体管QP02的阈值电压，则晶体管QP02截止。
其结果，在该时刻t3时，电平变换电路的输出OUTO输出高电 平(VDDH)。
如上所述，与比较例有关的电平变换电路只具备正侧的电平变换 部IIO，不具备负侧的电平变换部。因此，只能进行正侧的电平变换， 负侧的电平变换是接地电位(VSSL的电平)。因此，电平变换电路 的输出电压差低。
另外，与比较例有关的电平变换电路在构成输出的输出晶体管 QP03、 QN03的栅-源间和漏-源间恒定地施加正负的输出电位差 (VDDH - VSSL )。因此不能得到比由制造工艺决定的晶体管的栅-源间耐压和漏—源间耐压大的输出振幅。
为了进行大振幅输出电压变换而能耐受在栅-源间和漏-源间 施加的大振幅输出电压的高耐压晶体管只是对于构成输出的部分所 必要的。但是，在这样的情况下，由于另外发生只使构成输出的晶体 管QP03、 QN03成为高耐压的晶体管的制造工艺，故制造工序增加， 制造成本增大。
对于本领域的专业人员来说，可容易地实现本发明的附加的优点 和变型。因而，本发明在其更宽的方面不限于在这里表示的和描述的 特定的细节和代表性的实施例。因此，在不偏离由后附的权利要求及 其等效内容所限定的本发明的普遍性的发明概念的精神和范围的情 况下，可作各种各样的修正。
权利要求
1.一种电平变换电路，其特征在于，包括高电位侧电平变换部，连接在第1高电压电源与第1低电压电源之间，变换输入信号的高电位侧的电压；低电位侧电平变换部，连接在电压比上述第1高电压电源低的第2高电压电源与电压比上述第1低电压电源低的第2低电压电源之间，变换输入信号的低电位侧的电压；以及输出部，被输入上述高电位侧电平变换部的输出和上述低电位侧电平变换部的输出，输出上述第1高电压电源的电压电平和上述第2低电压电源的电压电平。
2. 如权利要求l所述的电平变换电路，其特征在于 还包括对上述输出部的输入端输入上述第1低电压电源的输入部。
3. 如权利要求l所述的电平变换电路，其特征在于 还包括对上述输出部的输入端输入基于输入信号的信号的输入部。
4. 如权利要求l所述的电平变换电路，其特征在于 上述输出部具备第l导电型的第1MIS晶体管和第2导电型的第2MIS晶体管，上述第1MIS晶体管和上述第2MIS晶体管的电流路径 串联地连接，上述第1MIS晶体管和上述第2MIS晶体管的控制端子 共同地连接在上述输出部的输入端上，上述第1MIS晶体管和上述第 2MIS晶体管的电流路径的共同节点连接在上述输出部的输出端上， 上述第1MIS晶体管的衬底电极连接在上述第1MIS晶体管的电流路 径的另一端上，上述第2MIS晶体管的衬底电极连接在上述第2MIS 晶体管的电流路径的另一端上。
5. 如权利要求l所述的电平变换电路，其特征在于 上述高电位侧电平变换部包括电流路径串联地连接在上述第1高电压电源与上述第l低电压电 源之间的第l导电型的第1晶体管和第2导电型的第2晶体管；以及 电流路径串联地连接在上述第1高电压电源与上述第l低电压电源之间的第l导电型的第3晶体管和第2导电型的第4晶体管，其中 上述第1晶体管的控制端子连接在上述第3、第4晶体管的电流路径上，上述第3晶体管的控制端子连接在上述第1、第2晶体管的电流路径上。
6. 如权利要求l所述的电平变换电路，其特征在于 上述低电位侧电平变换部包括笫l导电型的第1晶体管和第2导电型的第2晶体管，其电流路 径串联地连接在上述笫2高电压电源与上述第2低电压电源之间；以 及第l导电型的第3晶体管和第2导电型的第4晶体管，其电流路 径串联地连接在上述第2高电压电源与上述第2低电压电源之间，其 中上述第4晶体管的控制端子连接在上述第1、第2晶体管的电流 路径上，上述第2晶体管的控制端子连接在上述第3、第4晶体管的 电流路径上。
7. 如权利要求2所述的电平变换电路，其特征在于 上述输入部包括电流路径串联地连接在上述第2高电压电源与上述第l低电压电源之间的第l导电型的第1晶体管和第2导电型的 第2晶体管。
8. 如权利要求3所述的电平变换电路，其特征在于 上述输入部包括电流路径串联地连接在上述第2高电压电源与上述第l低电压电源之间的第l导电型的第1晶体管和第2导电型的 第2晶体管。
9. 如权利要求l所述的电平变换电路，其特征在于上述第1MIS晶体管和第2MIS晶体管中的一个根据正/负输入逻 辑被导通，另一个4皮截止。
10. —种电平变换电路，其特征在于，包括高电位侧电平变换部，连接在第1高电压电源与第l低电压电源之间，变换输入信号的高电位侧的电压；低电位侧电平变换部，连接在电压比上述第l高电压电源低的第 2高电压电源与电压比上述第l低电压电源低的第2低电压电源之间， 变换输入信号的低电位侧的电压；第1负载减轻部，根据上述高电位侧电平变换部的输出，输出上 述第1高电压电源的电压电平或上述第1低电压电源的电压电平；第2负载减轻部，根据上述低电位侧电平变换部的输出，输出上 述第2高电压电源的电压电平或上述第2低电压电源的电压电平；以 及输出部，被输入上述第1负载减轻部的输出和上述第2负载减轻 部的输出，输出上述第1高电压电源的电压电平和上述第2低电压电 源的电压电平。
11.如权利要求10所述的电平变换电路，其特征在于 还包括对上述输出部的输入端输入上述第1低电压电源的输入部
12.如权利要求10所述的电平变换电路，其特征在于 还包括对上述输出部的输入端输入基于输入信号的信号的输入部,
13. 如权利要求10所述的电平变换电路，其特征在于 上述输出部具备第1导电型的第1MIS晶体管和第2导电型的第2MIS晶体管，上述第1MIS晶体管和上述第2MIS晶体管的电流路径 串联地连接，上述第1MIS晶体管和上述第2MIS晶体管的控制端子 共同地连接在上述输出部的输入端上，上述第1MIS晶体管和上述第 2MIS晶体管的电流路径的共同节点连接在上述输出部的输出端上， 上述第1MIS晶体管的衬底电极连接在上述第1MIS晶体管的电流路 径的另一端上，上述第2MIS晶体管的衬底电极连接在上述第2MIS 晶体管的电流路径的另一端上。
14. 如权利要求10所述的电平变换电路，其特征在于上述高电位侧电平变换部包括电流路径串联地连接在上述第1高电压电源与上述第l低电压电 源之间的第l导电型的第1晶体管和第2导电型的第2晶体管；以及电流路径串联地连接在上述第1高电压电源与上述第l低电压电 源之间的第l导电型的第3晶体管和第2导电型的第4晶体管，其中上述第1晶体管的控制端子连接在上述第3、第4晶体管的电流 路径上，上述第3晶体管的控制端子连接在上述第1、第2晶体管的 电流路径上。
15. 如权利要求10所述的电平变换电路，其特征在于 上述低电位侧电平变换部包括电流路径串联地连接在上述第2高电压电源与上述第2低电压电 源之间的第l导电型的第1晶体管和第2导电型的第2晶体管；以及电流路径串联地连接在上述第2高电压电源与上述第2低电压电 源之间的第1导电型的第3晶体管和第2导电型的第4晶体管，其中上述第4晶体管的控制端子连接在上述第1、第2晶体管的电流 路径上，上述第2晶体管的控制端子连接在上述第3、第4晶体管的 电流路径上。
16. 如权利要求10所述的电平变换电路，其特征在于 上述第1负栽减轻部包括电流路径串联地连接在上述第1高电压电源与上述第l低电压电源之间的第l导电型的第1晶体管和第2导 电型的第2晶体管。
17. 如权利要求10所述的电平变换电路，其特征在于 上述第2负载减轻部包括电流路径串联地连接在上述第2高电压电源与上述第2低电压电源之间的第l导电型的第1晶体管和第2导 电型的第2晶体管。
18. 如权利要求ll所述的电平变换电路，其特征在于 上述输入部包括电流路径串联地连接在上述第2高电压电源与上述第l低电压电源之间的第l导电型的第1晶体管和第2导电型的 第2晶体管。
19. 如权利要求12所述的电平变换电路，其特征在于 上述输入部包括电流路径串联地连接在上述第2高电压电源与上述第l低电压电源之间的第l导电型的第1晶体管和第2导电型的 第2晶体管。
20. 如权利要求10所述的电平变换电路，其特征在于 上述输出部包括电流路径串联地连接在上述第1负载减轻部的输出端与上述第2负栽减轻部的输出端之间的第l导电型的第1晶体 管和第2导电型的第2晶体管。
全文摘要
一种电平变换电路，包括高电位侧电平变换部，连接在第1高电压电源与第1低电压电源之间，变换输入信号的高电位侧的电压；低电位侧电平变换部，连接在电压比上述第1高电压电源低的第2高电压电源与电压比上述第1低电压电源低的第2低电压电源之间，变换输入信号的低电位侧的电压；以及输出部，被输入上述高电位侧电平变换部的输出和上述低电位侧电平变换部的输出，输出上述第1高电压电源的电压电平和上述第2低电压电源的电压电平。
文档编号H03K17/10GK101179268SQ20071017005
公开日2008年5月14日 申请日期2007年11月9日 优先权日2006年11月9日
发明者伊藤贵司, 竹中恭一 申请人:株式会社东芝