专利名称：用于单电压供电cmos的自动检测输入电路的制作方法
用于单电压供电CMOS的自动斥企测输入电路
背景技术：
本发明涉及电子电^各，更具体地涉及输入电路，该输入电^各适用 本地电压电平下工作。
常常需要集成电路(IC)来接收和感知具有比最大本地工作电压
更高的电压电平的输入信号。此本地电压电平通常也是电源电压电平。
例如，对于设计为1.2 V供电电压的IC，外部电路和晶体管的输入只 能够承受晶体管栅极间(即，任意栅氧化层间)的最大1.2V的电压， 而不发生电过压损害。现有技术常常使用专门的栅极结构或电压电平 转换技术，以感知外部输入信号。这些专门的技术用于阻止附随的高 电压到达内部CMOS晶体管。这些技术允许输入信号电压电平高达最 大为两倍VDD(即，可以将2.4V输入1.2V的电路)。高于两倍电源 电压的任意电压需要不同的(即，更厚的)选通晶体管，该选通晶体 管需要附加的处理和更昂贵的双栅、双电源CMOS处理。作为参考， 当前工作在1.2V的、传统的双栅、双电压CMOSIC使用能够工作在 3.3V的晶体管和电路，以处理3.3V至5V输入信号(更不用说小于 3.3 V器件的两倍准则的情况)。
除了能够调节高电压输入信号之外，输入电路需要为逻辑状态1 或"高"信号电平感知适当的电压电平，为逻辑状态0或M氐"信号 电平感知电压电平，该信号电平对应于来自给定的外部环境的输入信 号。例如，对于1.2V输入信号，电路必须为0.0-0.6 V之间的输入信 号记录逻辑状态O,以及为0.6-1.2 V之间的输入电压电平记录逻辑状 态1。对于3.3 V输入信号，电路必须为0-1.65 V之间的输入信号电平 记录逻辑状态0，以及为1.65-3.3 V之间的输入信号电平记录逻辑状态 1。当高输入电平范围在1.2V至3.3 V区域之间时，记录适当的逻辑 电平更具有挑战性。需要一个输入电路，其能够在本地电源电压电平、或超过两倍本 地电源电平的外部信号电压电平上接收可操作的信号电平。该输入电 路需要工作在这些升高的外部信号电压电平上，并且不会使任意输入 器件暴露于电过压和氧化层击穿。
发明内容
本发明是用于与外部电压区域和相关的信号电平电通信的自动检 测输入电if各，该信号电平基本上大于该输入电^各的本地电源电平。该 输入电路设置在电源电压端与地端之间。在一个实施方式中，该输入 电路具有从输入焊点串联至电源电压端的三个晶体管。这三个晶体管
可以是被配置为将输入焊点电连接至电源电压端的PMOS晶体管。为 了承受超过本地电源电平的外部电压电平，被暴露于升高的电压电平 下的输入电路晶体管被置于浮阱的级联序列内，使得任意晶体管的栅 氧化层都不会暴露于大于预定值(例如，1.2V)的电平下。
阱偏置选择器连接于相关的浮阱，将反相偏置电压提供给相关的 浮阱。由于浮阱包括PMOS晶体管，相应的阱偏置选择器选择可用的 最高电压，以为所包括的晶体管提供正确的反相偏置电平。在本实施 方式中，可以级联浮阱和阱偏置选择器，从而能够附加升高的电压调 节。浮阱的级联允许输入电^各承受超过两倍本地电源电平的外部电压。 阱偏置选择器连接至输入端，从而根据输入焊点上的电信号改变电压。 当出现在输入焊点上的信号电平从低电平(例如，地电位)转换至高 电平电压时，阱偏置选择器交替选择输入偏置，从而维持最高可用电 压，该电压用于对包括PMOS晶体管的浮阱进行反相偏置。
图1是根据本发明的一个实施方式的输入电路的示意图； 图2是图1的输入电路电特性的波形图；以及 图3是图1的输入电路电特性的波形图。
具体实施方式
图1是自动检测输入电路100的示例性实施方式的示意图.。输入
焊点IN连接至检测器102，检测器102包括晶体管104和晶体管108。 检测器102还包括偏置选择器110，偏置选择器110包括晶体管112 和晶体管114。晶体管112和晶体管114连接至阱偏置端116,阱偏置 端116又连接至浮阱118。浮阱118被连接至晶体管104、晶体管108、 晶体管112和晶体管114的体端。
晶体管120连接于电源电压端122与中间端124之间。触发器126 连接至中间端124并包括晶体管128和晶体管130。晶体管130连接 至电容器132,电容器132又连接至地端134。触发器126还包括偏置 选择器136，偏置选择器136包括晶体管138和晶体管140。偏置选择 器136通过阱偏置端142连接至浮阱144。触发器126通过触发器输 出端131连接至锁存器146。锁存器146包括由反相器148和反相器 150构成的锁存环路。反相器152连接至锁存器146的输出端。
分压器154连接于输入焊点IN与输出焊点OUT之间。分压器154 包括晶体管156和晶体管158，晶体管156和晶体管158都连接于输 出焊点OUT与地端134之间。电阻器160连接于输入焊点IN、输出 焊点OUT与地端134之间。钳位电路162连接于电源电压端122与输 出焊点OUT之间。钳位电路162包括晶体管164、晶体管168和晶体 管166。晶体管164和晶体管166连接至晶体管168。
在一个示例性实施方式中，自动检测输入电路IOO作为从外部信 号源接收电信号的输入电路的一个实施例。自动4企测输入电3各100可 以是以并联方式提供的输入电路的几个实施例中的一个，以对其它集 成电路实现总线结构。通过焊线或可选的连接方式，自动^r测输入电 路100的实施例被电连接至封装管脚或或类似端，以电连接至另一集 成电路。自动检测输入电路100所连接的集成电路可能工作在较高的 信号电平上。先前，通常的输入电路能够将最高的输入信号电平最大 维持在大约供给该输入电路的电源电压VDD的两倍。通过结合了浮 阱的级联序列，自动检测输入电路100能够维持对应于输入信号电平 的电压，该电压基本上超过电源电压VDD的两4咅。
参考图2，对于外部信号接口的情况，当在输入焊点IN处接收的输入信号电平在大约0伏特(V)与大约1.2V (即，对应于电源电压 端112上的电源电压VDD)之间变化时，在输出焊点OUT处产生相 同级别的输出信号电平。例如，输入电压VIN包括输入脉冲202和输 入脉冲204,输入脉沖202和输入脉沖204通过电阻器160 (图1 )才是 供给输出焊点OUT作为输出电压VOUT，该输出电压VOUT相应地 包括输出脉冲210和输出脉沖212。输入脉沖202、输入脉冲204、输 出脉冲210和输出脉冲212是位于例如大约0伏特(V)与大约1.2 V 的电源电压VDD之间的所有可#:作的电平。
当输入信号出现在自动检测输入电路100的电源电压VDD的电 压范围内时，电阻器160直接将输入信号传递给输出焊点OUT，且基 本上不对信号进行修改。例如，可以用P-型金属氧化物半导体场效应 晶体管(PMOSFET)实现电阻器160，该PMOSFET具有足够低的导 通沟道(on-channel)阻抗以提供输入信号至输出焊点OUT的直接线 性转换。电阻器160的选通输入被连接至地端134。在实际应用中， 电阻器160的阻抗例如可以在100fi至10,000Q之间。
对于外部信号接口情况，当在输入焊点IN处接收的输入信号电平 在大约0 V与大约3.3 V之间变化时，自动检测输入电路100自动检 测升高的输入信号电平，在输出焊点OUT上触发至大约0V与1.2 V 范围内的信号电平的转换。例如，通过自动检测升高的输入信号电平， 自动检测输入电路100将信号电平提供给半导体的内部电路，在关键 器件端(例如晶体管栅极输入)之间维持可操作的电平。
更高逻辑电平信号被应用到输入焊点IN,并且由自动检测输入电 路100接收作为输入电压VIN的连续部分。在升高的外部电压VEXT 上，输入电压VIN的这部分包括输入脉沖206和输入脉冲208。外部 电压VEXT处信号的接收触发级联的浮阱和相应的反相偏置的合并， 使得包含在浮阱内的所有晶体管被适当地隔离。浮阱的级联和反相偏 置的维持允许输入焊点IN处的外部电压上升至高于提供给自动检测 输入电路100的电源电压VDD的两倍，而不损害电路中的任意晶体 管。
例如， 一皮应用于输入焊点IN的、升高的外部电压VEXT产生了栅源电压，该栅源电压能够通过晶体管104和晶体管108传导。结果， 升高的外部电压被应用到晶体管112的源端和晶体管114的栅端。在 升高的外部电压的应用之前，中间端124上的电压在电源电压VDD 的一个PMOS器件阈值之内(在下文中讨论)。当外部电压VEXT比 中间端124上的电压高出一个PMOS器件阈值，晶体管112被激活并 将外部电压提供给阱偏置端116和浮阱118。随着浮阱118被提供有 外部电压，晶体管104、晶体管108、晶体管112和晶体管114被提供 有适当的隔离反相偏置电压。该阱偏置行为将已经出现在晶体管114 的栅端的外部电压提供给被连接至晶体管114的源端的阱偏置端116。 随着栅端和源端处于相同的电压下，晶体管114被禁止并且继续先前 描述的阱偏置行为。在该方式中，偏置选择器IIO在输入焊点IN或中 间端124处选择可用的最佳电压，并且将所选的电压提供给浮阱118。 在输入焊点IN上的、升高的外部电压的任意应用之前，没有活动 的设备驱动中间端124上的特定电压电平离开浮动的端。无论何种理 由，如果中间端124上的电压电平向上漂移，则晶体管120接收一个 栅源电压，该栅源电压能够导通该器件并将中间端124连接至电源电 压端122上的电源电压VDD。假定偏置选择器IIO和偏置选择器136 具有电压选择器能力，偏置选择器IIO和偏置选择器136均被连接至 中间端124、输入焊点IN和电源电压端122，则应用于每个选择器的 最高电压被分别提供给浮阱118和浮阱144,确保包含在每个阱内的 所有器件在所有时刻被适当地反相偏置。随着浮阱118和浮阱144被 级联(即，具有公共的中间端124)，能够在输入焊点IN上对升高的 电压进行调节。
当应用于输入焊点IN的外部电压上升高于两倍PMOS器件阈值 的电平时，晶体管104和晶体管108导通并且中间端124上的电压也 上升。当中间端124上的电压上升至比电源电压VDD高一个PMOS 器件阈值时，晶体管120被激活并且导电。晶体管120是弱电器件并 且不能吸收从VIN通过晶体管104和108供给的所有电流。因此，晶 体管120提高了源漏电压降并允许端124上升至比电源电压VDD高 出一个p-沟道阈值电压Vthp。晶体管120确保端124在任意偏置条件
10下都不会上升至将损害包含在浮阱144内器件的任一电压。
当中间端124上的电压上升至比电源电压VDD (电源电压端122 处)高出等于或大于一个PMOS器件阔值时，晶体管128被打开并导 电。另外，当中间端124上的电压比电源电压端122上的电压(即， 电源电压VDD)高出超过一个PMOS器件阈值时，晶体管138被激活 并将中间端124上的电压提供给阱偏置端142和浮阱144。随着浮阱 144被提供有中间端124的电压，晶体管138、晶体管140、晶体管128 和晶体管120被提供有适当的隔离反相偏置电压。此阱偏置行为将出 现在晶体管140栅端的、中间端124上的电压提供给被连接至晶体管 140的源端的阱偏置端142。因此，晶体管14(H皮禁止并且继续先前描 述的阱偏置行为。通过该方法，偏置选择器136在中间端124或电源 电压122处选择可用的最佳电压，并将所选的电压提供给浮井144。
除了激活晶体管128之外，其栅端连接至电源电压端122的晶体 管130也被导通，使电容器132开始充电。随着电容器132的充电， 触发器输出端131上的电压上升并升至反相器148的逻辑阈值，并通 过与反相器150的交叉耦合连接触发锁存器146。随着锁存器146被 触发，低电平电压被提供给晶体管156的栅端，并且通过反相器152， 高电平电压被提供给晶体管158的栅端。只要促使输出焊点OUT上的 电压上升至高于地端134的地电压VSS，晶体管156和晶体管158就 ^J敫活并且导电。
随着输入脉冲206被应用到输入焊点IN，如输出脉冲218的第一 部分所示，输出焊点OUT上的电压开始上升。当输出焊点OUT上的 电压比地电压VSS高出超过一个NMOS器件阈值时，晶体管164被 激活并与晶体管166 —起在钳位电路162内的晶体管168的栅端上提 供激活电压。随着晶体管168被激活，当输出焊点OUT的上升电压比 电源电压VDD高出超过一个PMOS器件阈值时，晶体管168导电并 将输出电压VOUT固定至偏置电压216。在激活晶体管164和晶体管 168的过程中，这些器件可能都要经历作为触发过程的假象的触发脉 沖214。
在输入脉沖206之后应用输入脉沖208,触发脉冲220 (在输出脉冲222内)发生的原因与触发脉冲214的原因类似。触发脉沖220的 量值显著小于触发脉沖214的量。触发脉沖220发生在锁存器146被 触发以及晶体管156和晶体管158^皮激活之后。当位于自动纟企测输入 电路IOO外部的源(未示出)不得不对抗活动的器件晶体管156和晶 体管158驱动输出电压VOUT时，触发脉沖220出现。此条件是造成 与触发脉沖214相比触发脉沖220的量值较小的原因。在触发脉冲214 形成的过程中不存在晶体管156和晶体管158的导电沟道。这是由于 输入脉冲206的出现是用于设置锁存器146的。
在锁存器146的设置之后，例如输出脉冲222的输出脉冲包含类 似于附加脉冲的触发脉沖220并稳定至偏置电压216。偏置电压216 具有在晶体管16 8被触发以对抗在输出焊点OUT上出现的另外的高电 平而固定电源电压VDD之后、由于晶体管168上的压降而在输出焊 点OUT上产生的电压的量值。偏置电压216没有足够大的量值来引起 电路中的任意晶体管的可靠性问题。相反地，偏置电压216确保了 VIN 与VOUT之间的线性关系尽量4姿近1:1的比率，而不管VIN的工作电 压范围是0-1.2 V还是0-3.3 V。
参考图3，示出了这样的外部信号接口情况输入焊点IN处接收 的信号电平在大约0伏特(V)与大约1.2 V (即，对应于电源电压端 122上的电源电压VDD )之间变化。图3的信号一4殳对应于图2的输 入信号，并且以相同的方式对应于图l的电^各。如图所示，例如，才莫 拟的输入信号以慢速度变化，以指示输出响应VOUT的类似直流表示。 在输出焊点OUT上产生大约相等电平的输出信号电平。例如，输入电 压VIN包括输入脉沖302和输入脉冲304,输入脉沖302和输入脉冲 304通过电阻器160(图1 )提供给输出焊点OUT作为输出电压VOUT，
注意，术语"脉冲"的使用是作为辨认目的对信号输入和输出的 描述，如上文所提到的，图3的脉沖以较小时间变化速度生成。输入 脉沖302、输入脉冲304、输出脉冲310和输出脉冲312是位于例如大 约0伏特(V)与大约1.2 V的电源电压VDD之间的所有可操作的电 平。偏置电压316没有足够大的量值来引起电路中的任意晶体管的可靠性问题。相反地，偏置电压316确保了 VIN与VOUT之间的线性关 系尽量接近1:1的比率。该线性关系能够维持而不管VIN的工作电压 范围是0-1.2 V还是0-3.3 V。
随着输入脉沖306被应用到输入焊点IN,如输出脉冲318的第一 部分所示，输出焊点OUT上的电压开始上升。当输出焊点OUT上的 电压比地电压VSS高出超过一个NMOS器件阈值时，晶体管164被 激活并与晶体管166 —起在钳位电路162内的晶体管168的栅端上提 供激活电压。随着晶体管168被激活，当输出焊点OUT的上升电压比 电源电压VDD高出超过一个PMOS器件阈值时，晶体管168导电并 将输出电压VOUT固定至偏置电压316。在激活晶体管164和晶体管 168的过程中，这些器件可能都要经历作为触发过程的假象的触发脉 冲314。
随着在输入脉冲306之后输入脉冲308的应用，不会发生对应于 触发脉沖220的行为。随着输入脉冲308的输入条件以慢速度变化， 钳位电路162在输出焊点OUT处提供偏置电压316上的线性输出响 应。脉冲322的连续上升边缘出现在锁存器146被触发以及晶体管156 和晶体管158被激活之后，并对应于上述讨论。偏置电压316没有足 够大的量值来引起电路中的任意晶体管的可靠性问题。相反地，偏置 电压316确保VIN与VOUT之间的线性关系尽量接近1:1的比率，而 不管VIN的工作电压范围是0-1.2 V还是0-3.3 V。
已经给出了开关的各种示例性实施方式，其中可选地，开关已经 被表示为NMOS或PMOS晶体管。本领域技术人员将容易理解，存在 开关的更多可选实施方式。例如，半导体衬底内的开关可被制成为 JFET或IGFET晶体管。上文的示例性实施方式应该合并用于实现这 些实施方式的可选方式，但并不能看作是对本发明的限制。
1权利要求
1.一种被设置在电源电压端与地端之间的自动检测输入电路，所述自动检测输入电路包括钳位电路，其被连接至所述电源电压端和输出焊点，并且被配置为使所述输出焊点电连接至所述电源电压端；检测器，其被连接至输入焊点，并被配置为产生检测信号；分压器，其被连接于所述输入焊点与所述输出焊点之间，并被配置为将输入电压电平转换为输出电压电平；以及锁存器，其被连接至所述分压器，并被配置为保持触发信号。
2. 如权利要求1所述的自动检测输入电路，其中所述检测器包括 第一晶体管，其具有连接至所述输入焊点的源端、连接至所述第一晶体管漏端的栅端、以及连接至浮阱的体端；以及第二晶体管，其具有连接至所述第一晶体管漏端的源端、连接至中间端和所述第二晶体管漏端的栅端、以及连接至所述浮阱的体端。
3. 如权利要求1所述的自动检测输入电路，其中所述检测器包括 偏置选择器，所述偏置选择器包括第一晶体管，其具有连接至所述输入焊点的第一载流端、连接至 中间端的栅端、连接至浮阱的第二载流端、以及连接至所述浮阱的体 端；以及第二晶体管，其具有连接至所述浮阱的第一载流端、连接至所述 输入焊点的栅端、连接至所述中间端的第二载流端、以及连接至所述 浮阱的体端。
4. 如权利要求1所述的自动检测输入电路，其中所述检测器包括 中间端、阱偏置端和连接至所述输入焊点的偏置选择器，所述偏置选 择器被配置为选择出现在所述输入焊点或所述中间端上的最大量值的 电压电平，并将所选的电压电平提供给所述阱偏置端。
5. 如权利要求1所述的自动检测输入电路，其中所述分压器包括 电阻器，其具有连接至所述输入焊点的第一载流节点、连接至所述输出焊点的第二载流节点、以及连接至所述地端的第三端；第一晶体管，其具有连接至所述输出焊点的源端、连接至所述锁存器的输出端的栅端、连接至所述地端的漏端、以及连接至所述电源电压端的体端；以及 -第二晶体管，其具有连接至所述地端的源端和体端、连接至所述锁存器的输出端的栅端、以及连接至所述输出焊点的漏端； 其中，所述分压器被配置为由所述触发信号激活。
6. 如权利要求1所述的自动检测输入电路，其中所述钳位电路包括第一晶体管，其具有连接至所述电源电压端的源端和体端、以及 连接至所述第 一 晶体管漏端的栅端；第二晶体管，其具有连接至所述第一晶体管漏端的漏端、连接至 所述输出焊点的栅端、以及连接至所述地端的源端和体端；以及第三晶体管，其具有连接至所述地端的第一载流端、连接至所述 第一晶体管漏端的栅端、连接至所述输出焊点的第二载流端、以及连 接至所述电源电压端的体端；其中，所述钳位电路被配置为由所述输出焊点上升高的高逻辑电 平激活，并被配置为将所述输出焊点固定至偏置电平。
7. 如权利要求1所述的自动检测输入电路，进一步包括触发电路， 所述触发电路包括第一晶体管，其具有连接至中间端的源端、连接至所述电源电压 端的栅端、以及连接至浮阱的体端；第二晶体管，其具有连接至所述第一晶体管漏端的漏端、连接至 所述电源电压端的栅端、连接至触发输出端的源端、以及连接至所述 浮阱的体端；以及电容器，其连接至所述触发输出端和地端； 其中，所述触发电路被配置为生成对应于所述检测信号的所述触 发信号。
8. 如权利要求1所述的自动才佥测输入电^各，进一步包括触发电路， 所述触发电路包括偏置选择器，所述偏置选择器包括第一晶体管，其具有连接至中间端的第一载流端、连接至所述电 源电压端的栅端、连接至浮阱的第二载流端、以及连接至所述浮阱的 体端；以及第二晶体管，其具有连接至所述浮阱的第一载流端、连接至所述 中间端的冲册端、连4妄至所述电源电压端的第二载流端、以及连4妄至所 述浮阱的体端。
9. 如权利要求1所述的自动检测输入电路，进一步包括触发电路， 所述触发电路包括中间端、浮阱和连接至所述电源电压端的偏置选择 器，所述偏置选择器被配置为选择出现在所述电源电压端或所述中间 端上的最大量值的电压电平，并将所选的电压电平提供给所述浮阱。
10. 如权利要求1所述的自动检测输入电路，其中所述锁存器包括第一反相器，其具有连接至所述检测器的输入端、连接至所述电 源电压端的第一电源端、连接至所述地端的第二电源端、以及输出端； 以及第二反相器，其具有连接至所述第 一反相器的输出端的输入端、 连接至所述电源电压端的第一电源端、连接至所述地端的第二电源端、 以及连接至所述第 一反相器的输入端的输出端，其中，所述第一反相器和所述第二反相器交叉连接，并被配置为 锁存环路。
11. 如权利要求1所述的自动检测输入电路，进一步包括晶体管，所述晶体管具有连接至中间端的源端、连接至所述电源电压端的栅端 和漏端、以及连接至浮阱的体端，所述晶体管被配置为当在所述输入 焊点上接收到升高的输入电压时在所述中间端上产生偏置电平。
全文摘要
一种自动检测输入电路可操作以维持应用于输入焊点的、相对较高的电压，并产生本地电源电压范围内的相应的信号电平。该输入电路包括浮阱、相应的偏置选择器以及输入偏置晶体管，以确保暴露于外部电压下的栅氧化层不会维持高于预定值的电压。偏置选择器选择可用的最高电压，以反相偏置相应的浮阱并确保晶体管不会电过压。当输入相关的端经历开关相关的电压时，偏置选择器选择可选的端以继续选择可用的最高电压并提供正确的反相偏置条件。电阻器和钳位电路生成转换的输出电压电平，该电压电平被限制于本地电源电压范围内。锁存器由大于本地电源电压的第一输入信号偏移触发。该锁存器输出能够下拉晶体管以提供正确的低电平输出信号。
文档编号H03K19/0175GK101515799SQ200910000149
公开日2009年8月26日 申请日期2009年1月12日 优先权日2008年1月14日
发明者熊·法姆·勒 申请人:埃克萨公司