专利名称：触发器与具有触发器的分频电路的制作方法
技术领域：
本发明是关于一分频电路，尤其是涉及具有相同的输入时钟脉冲以及输出时钟脉冲个数的一分频电路。
背景技术：
一般上，一时钟脉冲分频器是可以由两个D型触发器(D flip-flop)经由前后串接的方式所构成的，如图1所示。图1是一传统时钟脉冲分频器10的示意图，传统时钟脉冲分频器10包含有一第一 D型触发器12以及一第二 D型触发器14，其中第一 D型触发器 12的正相数据输出端耦接于第二 D型触发器14的正相数据输入端，第一 D型触发器12的反相数据输出端耦接于第二 D型触发器14的反相数据输入端，第二 D型触发器14的正相数据输出端耦接于第一 D型触发器12的反相数据输入端，以及第二 D型触发器14的反相数据输出端耦接于第一 D型触发器14的正相数据输入端。此外，第一 D型触发器12以及第二 D型触发器14是受控于一差动的输入时钟脉冲clk、cllA，其中第一输入时钟脉冲elk 是耦接于第一 D型触发器12的取样控制端以及第二 D型触发器14的闩锁控制端，而第二输入时钟脉冲cllcb是耦接于第一 D型触发器12的闩锁控制端以及第二 D型触发器14的取样控制端。因此，时钟脉冲分频器10就会依据差动的输入时钟脉冲elk、clkb的时钟脉冲频率进行一除以二的运算以产生四个不同相位的分频输出时钟脉冲clkl、clk2、clk3、 clk4，其中输出时钟脉冲clkl、clk2、clk3、clk4的相位分别相差约90度，例如输出时钟脉冲clkl、clk2、clk3、clk4的相位分别是0度、90度、180度、270度。从上述叙述可以得知，由于传统的时钟脉冲分频器是依据两个输入时钟脉冲来产生四个不同相位的输出时钟脉冲，因此当两个传统的时钟脉冲分频器串接在一起以进行一除四的运算时，后级时钟脉冲分频器仅能接收前级时钟脉冲分频器四个输出时钟脉冲中两个输出时钟脉冲来作为分频操作的依据。换句话说，前级时钟脉冲分频器的四个输出端所面对到的负载条件就不会完全一样，进而使得前级时钟脉冲分频器所产生的四个输出时钟脉冲的相位出现误差的现象。如此一来，当一操作电路，例如一调制电路，在利用上述的四个具有相位误差的输出时钟脉冲(亦即该第一个时钟脉冲分频器所产生的四个输出时钟脉冲)来对一数据信号进行调制/解调操作时，该调制/解调出来的数据就会产生严重的误差。因此，如何对一组时钟脉冲信号进行分频后仍能具有精准的相位已成为业界亟需解决的问题。
发明内容因此，本发明的一目的在于提供具有相同的输入时钟脉冲以及输出时钟脉冲个数的一分频电路。依据本发明的一第一实施例，其提供一种触发器。该触发器包含有一输入级及一闩锁级。该输入级是根据一第一时钟脉冲信号和一第二时钟脉冲信号，控制一输入信号是否转换为一输出信号。该闩锁级是根据一第三时钟脉冲信号和一第四时钟脉冲信号，控制是否闩锁该输出信号。而该第一时钟脉冲信号、该第二时钟脉冲信号、该第三时钟脉冲信号和该第四时钟脉冲信号是分别具有不同的相位。依据本发明的一第二实施例，其提供一种分频电路，包含一第一触发器以及一第二触发器。第一触发器是依据一第一时钟脉冲信号和一第二时钟脉冲信号来控制其输入端，以及依据一第三时钟脉冲信号和一第四时钟脉冲信号来控制其输出端。第二触发器的输入端是耦接于该第一触发器的输出端，第二触发器的输出端是耦接于该第一触发器的输入端，且第二触发器依据该第三时钟脉冲信号和该第四时钟脉冲信号来控制其输入端，以及第二触发器依据该第一时钟脉冲信号和该第二时钟脉冲信号来控制其输出端。其中该第一时钟脉冲信号、该第二时钟脉冲信号、该第三时钟脉冲信号和该第四时钟脉冲信号分别具有不同的相位。
图1是一传统时钟脉冲分频器的示意图，图2是本发明一种触发器的一实施例示意图。图3是本发明一种分频电路的一实施例示意图。图4本发明一时钟脉冲产生电路的一实施例示意图。主要元件符号说明10传统时钟脉冲分频器12、14 D型触发器200,3011,3012 触发器202、301、306 负载204,302,307 信号输入电路206、303、308 交错耦合对电路208、210、304、305、309、310 控制电路300、402、404 分频电路400 时钟脉冲产生电路406 多工器
具体实施方式请参考图2。图2所示为依据本发明一种触发器200的一实施例示意图。触发器 200包含有一输入级(input stage) 201及一闩锁级(latch stage) 203。输入级201包含有一负载202、一信号输入电路204以及一第一控制电路208。而闩锁级203包含有一交错耦合对电路206以及一第二控制电路210。负载202耦接于一第一电压电位Vdd，其是一电源电压。信号输入电路204串接于负载202，用来接收一输入信号D、Db，其中在本实施例中输入信号D、Db是一差动输入信号。交错耦合对电路206是耦接于负载202与信号输入电路204的耦接处，用来依据输入信号D、Db来产生一输出信号Q、Qb，其中输出信号Q、Qb 是一差动输出信号。第一控制电路208耦接于信号输入电路204与一第二电压电位Vgnd 之间，用来接收一第一时钟脉冲信号CKIP和一第二时钟脉冲信号CKQP，其中第二电压电位 Vgnd是一接地电压。第二控制电路210耦接于交错耦合对电路206与第二电压电位VgndCN 102237870 A
说明书
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之间，用来接收一第三时钟脉冲信号CKIN和一第四时钟脉冲信号CKQN，其中第一时钟脉冲信号CKIP、第二时钟脉冲信号CKQP、第三时钟脉冲信号CKIN和第四时钟脉冲信号CKQN分别具有一第一相位Pl、一第二相位P2、一第三相位P3和一第四相位P4，且第一相位Pl、第二相位P2、第三相位P3和第四相位P4彼此互不相同。举例来说，在一实施例中，第一相位 Pl和第二相位P2大致上相差90度，第三相位P3和第四相位P4大致上相差90度。在另一实施例中，第一相位Pl和第三相位P3大致上相差180度，第二相位P2和第四相位P4大致上相差180度。在本实施例中，负载202包含有一第一电阻Rl，其具有一第一端点耦接于第一电压电位Vdd ；以及一第二电阻R2，其具有一第一端点耦接于第一电压电位Vdd。信号输入电路204包含有一第一晶体管Ml以及一第二晶体管M2。第一晶体管Ml具有一控制端附耦接于输入信号D、Db中的一第一输入信号D，一第一输出端N2耦接于第一电阻Rl的一第二端点。第二晶体管M2具有一控制端N3耦接于输入信号D、Db中的一第二输入信号Db，一第一输出端N4耦接于第二电阻R2的一第二端点，以及一第二输出端N5耦接于第一晶体管 Ml的一第二输出端。交错耦合对电路206包含有一第三晶体管M3以及一第四晶体管M4。 第三晶体管M3具有一控制端耦接于第二电阻R2的第二端点，一第一输出端耦接于第一电阻Rl的第二端点。第四晶体管M4具有一控制端耦接于第一电阻Rl的第二端点，一第一输出端耦接于第二电阻R2的第二端点，以及一第二输出端N6耦接于第三晶体管M3的一第二输端。第一控制电路208包含有一第五晶体管M5以及一第六晶体管M6。第五晶体管M5具有一控制端N7耦接于第一时钟脉冲信号CKIP，一第一输出端耦接于第一晶体管M 1的第二输出端，以及一第二输出端耦接于第二电压电位Vgnd。第六晶体管M6具有一控制端N8耦接于第二时钟脉冲信号CKQP，一第一输出端耦接于第一晶体管Ml的第二输出端，以及一第二输出端耦接于第二电压电位Vgnd。第二控制电路210包含有一第七晶体管M7以及一第八晶体管M8。第七晶体管M7具有一控制端N9耦接于第三时钟脉冲信号CKIN，一第一输出端耦接于第三晶体管M3的第二输出端，以及一第二输出端耦接于第二电压电位Vgnd。第八晶体管M8具有一控制端WO耦接于第四时钟脉冲信号CKQN，一第一输出端耦接于第三晶体管M3的第二输出端，以及一第二输出端耦接于第二电压电位Vgnd。更进一步来说，依据本发明触发器200，第一控制电路208的第一时钟脉冲信号CKIP与第二时钟脉冲信号CKQP分别的第一相位Pl与第二相位P2是正交相位 (Quadrature)，而第二控制电路210的第三时钟脉冲信号CKIN与第四时钟脉冲信号CKQN 分别的第三相位P3与第四相位P4是另一组正交相位，因此第一控制电路208和第二控制电路210的操作动作就可以等效为互补(Complementary)的行为。换句话说，当第一控制电路208为开启时，第二控制电路210就为关闭；反之，当第二控制电路210为开启时，第一控制电路208就为关闭。如此一来，透过第一控制电路208与第二控制电路210之间互补的开关动作，输入信号D、Db就可以被取样(亦即读取)和闩锁至交错耦合对电路206 了。进一步而言，触发器200受控于四个不同相位的时钟脉冲信号，亦即第一时钟脉冲信号CKIP、 第二时钟脉冲信号CKQP、第三时钟脉冲信号CKIN和第四时钟脉冲信号CKQN，其用来控制对输入信号D、Db的取样和闩锁的操作。举例来说，在一应用电路中，第一时钟脉冲信号CKIP、 第二时钟脉冲信号CKQP、第三时钟脉冲信号CKIN和第四时钟脉冲信号CKQN分别的第一相位P1、第二相位P2、第三相位P3和第四相位P4是分别设定在0度、90度、180度、270度来
6对输入信号D、Db进行取样和闩锁。从上述图2所揭露的电路结构可以得知，触发器200受控于四个不同相位的时钟脉冲信号，亦即第一时钟脉冲信号CKIP、第二时钟脉冲信号CKQP、第三时钟脉冲信号CKIN 和第四时钟脉冲信号CKQN，其用来控制对输入信号D、Db的取样和闩锁的操作，并产生两个互相差动的输出信号Q、Qb。如此一来，当利用另一个相同的触发器与触发器200前后串接 (如后续的图3所示)来形成一分频器时，该分频器就会具有四个不同相位的时钟脉冲信号(CKIP、CKQP、CKIN、CKQN)与四个不同相位的输出信号(Q、Qb、I、Ib)。因此，当利用两个上述的分频器来串接以进行频率分频时，其前级的输出信号和后级的输入信号的个数就会相同。此外，为了使得第一时钟脉冲信号CKIP、第二时钟脉冲信号CKQP、第三时钟脉冲信号 CKIN和第四时钟脉冲信号CKQN具有相同的负载条件(例如具有相同的输入阻抗)，本实施例的第五晶体管M5、第六晶体管M6、第七晶体管M7以及第八晶体管M8的大小(例如长宽比(Aspect Ratio))大致上相同。如此一来，第一时钟脉冲信号CKIP、第二时钟脉冲信号 CKQP、第三时钟脉冲信号CKIN和第四时钟脉冲信号CKQN分别所具有的相位就不会面对到不同的负载条件，故其相位误差就可以避免了，该分频器的细部电路描述于后续的段落与图3中。请注意，本发明触发器200的信号输入电路204和负载202是设置来对输入信号 D、Db进行取样的操作，而交错耦合对电路206和负载202是设置来对所取样的信号进行闩锁的操作，由于其操作与设定是类似于一传统的D型触发器，因此其细部运作在此不另赘述。另一方面，本发明触发器200的负载202并不限定于利用第一电阻Rl和第二电阻R2 来加以实作，任何具有阻抗特性的电路元件均属于本发明的范畴所在。举例来说，在一实施例中，第一电阻Rl和第二电阻R2是分别以一电阻并联于一电容来加以实作，而在另一实施例中，第一电阻Rl和第二电阻R2是分别以一电感并联于一电容来加以实作。请参考图3。图3所示是依据本发明一种分频电路300的一实施例示意图，分频电路300是一除以二的分频电路，且其是由两个触发器200以前后串接的方式所构成。因此，分频电路300包含有一第一触发器3011与一第二触发器3012。第一触发器3011包含有一第一负载301、一第一信号输入电路302、一第一交错耦合对电路303、一第一控制电路 304以及一第二控制电路305。第二触发器3012包含有一第二负载306、一第二信号输入电路307、一第二交错耦合对电路308、一第三控制电路309以及一第四控制电路310。请注意，第一触发器3011与第二触发器3012与图2的触发器200具有相似的结构，因此其细部技术特征在此不另赘述。请同时参考图3，在本实施例中，第一控制电路304是用来接收一第一时钟脉冲信号CKIP’(亦即W7)和一第二时钟脉冲信号CKQP’(亦即N18)，第二控制电路305是用来接收一第三时钟脉冲信号CKIN’(亦即W9)和一第四时钟脉冲信号 CKQN'(亦即N20)，第三控制电路309是用来接收第三时钟脉冲信号CKIN’(亦即N23)和第四时钟脉冲信号CKQN’ (亦即拟4)，而第四控制电路310是用来接收第一时钟脉冲信号 CKIP，(亦即N25)和第二时钟脉冲信号CKQP，(亦即N26)。此外，第一触发器3011的输入端是耦接第二触发器3012的输出端，而第二触发器3012的输入端是耦接第一触发器3011 的输出端。更进一步而言，第一信号输入端Nll与第二信号输入端N 12分别耦接于第四信号输出端(亦即第四分频输出信号Q)与第三信号输出端(亦即第三分频输出信号Qb)，第三信号输入端W3与第四信号输入端N14分别耦接于第一信号输出端(亦即第一分频输出信号I)与第二信号输出端(亦即第二分频输出信号Λ)。此外，第一时钟脉冲信号CKIP’、 第二时钟脉冲信号CKQP’、第三时钟脉冲信号CKIN’和第四时钟脉冲信号CKQN’分别具有一第一相位ΡΓ、一第二相位P2’、一第三相位P3’和一第四相位P4’，且第一相位ΡΓ、第二相位P2’、第三相位P3’和第四相位P4’彼此互不相同。举例来说，在一实施例中，第一相位P 1，和第二相位P2，大致上相差90度，第三相位P3，和第四相位P4，大致上相差90度。在另一实施例中，第一相位ΡΓ和第三相位P3’大致上相差180度，第二相位P2’和第四相位 P4，大致上相差180度。从上述图3所披露的电路结构可以得知，分频电路300会依据四个不同相位但相同时钟脉冲频率的输入时钟脉冲信号，亦即第一时钟脉冲信号CKIP’、第二时钟脉冲信号 CKQP’、第三时钟脉冲信号CKIN’和第四时钟脉冲信号CKQN’，来产生四个不同相位但相同时钟脉冲频率的输出时钟脉冲信号，亦即第一分频输出信号I、第二分频输出信号lb、第三分频输出信号Qb以及第四分频输出信号Q，其中输出时钟脉冲信号的时钟脉冲频率是输入时钟脉冲信号的一半。此外，在本实施例中，第一时钟脉冲信号CKIP’、第二时钟脉冲信号 CKQP’、第三时钟脉冲信号CKIN’和第四时钟脉冲信号CKQN’的相位分别相差约90度，例如第一时钟脉冲信号CKIP’、第二时钟脉冲信号CKQP’、第三时钟脉冲信号CKIN’和第四时钟脉冲信号CKQN’的相位分别是0度、90度、180度、270度，而第一分频输出信号I、第二分频输出信号lb、第三分频输出信号Qb以及第四分频输出信号Q的相位分别是0度、180 度、270度、90度。换句话说，分频电路300会对四个相位分别是0度、90度、180度、270度的输入时钟脉冲信号进行分频来产生四个相位分别是0度、90度、180度、270度的分频输出时钟脉冲信号。如此一来，当多个分频电路300串接在一起以对四个相位分别是0度、90 度、180度、270度的输入时钟脉冲信号进行分频操作时，每一个分频电路300的四个分频输出时钟脉冲信号都会成为下一个分频电路300的四个输入时钟脉冲信号。进一步而言，当利用两个上述的分频电路来串接以进行频率分频时，其输出信号和输入信号的个数就会相同，换句话说，前级的分频电路的四个输出端就可以刚好耦接到后级的分频电路的四个输入端，而当后级的分频电路的第一控制电路、第二控制电路、第三控制电路以及第四控制电路中的每一个晶体管的尺寸大小(例如长宽比(Aspect Ratio))设定为大致上相同时，则前级的分频电路的四个分频输出时钟脉冲信号所面临到的负载条件(例如输入阻抗)都会大致上彼此相同，因此其四个分频输出时钟脉冲信号的相位就可以精确地分布于0度、90 度、180度、270度，而不会出现如传统分频器所产生的相位误差现象。举例来说，在一数据调制/解调电路中，往往需要利用到相位分别是0度、90度、 180度、270度的多组时钟脉冲信号来对一数据信号进行调制/解调操作(例如每一组时钟脉冲信号的时钟脉冲频率分别是2GHZ、1GHZ、500MHZ)，如图4所示。图4所示是依据本发明一时钟脉冲产生电路400的一实施例示意图。时钟脉冲产生电路400包含有一第一分频电路402、一第二分频电路404以及一多工器406，其中第一分频电路402以及第二分频电路404均是利用本发明的分频电路300来加以实作，故其均是一除以二的分频电路。首先， 第一分频电路402接收频率为2GHz的一第一组输入时钟脉冲Sinl并对第一组输入时钟脉冲Sinl进行频率分频操作来产生频率为IGHz的一第二组输入时钟脉冲Sin2，其中第一组输入时钟脉冲Sinl的具有四个时钟脉冲信号，其分别的相位为0度、90度、180度、270度。 接着，第二分频电路404接收频率为IGHz的第二组输入时钟脉冲Sin2并对第二组输入时
8钟脉冲Sin2进行频率分频操作来产生频率为500MHz的一第三组输入时钟脉冲Sin3。接着，多工器406接收第一组输入时钟脉冲Sinl、第二组输入时钟脉冲Sin2以及第三组输入时钟脉冲Sin3并依据一选择信号^来选择其中一组输入时钟脉冲来作为一输出时钟脉冲 Sout。从上述关于分频电路300的叙述可以得知，第二组输入时钟脉冲Sin2的四个时钟脉冲信号会全部被第二分频电路404所接收。因此，若第一组输入时钟脉冲Sinl的四个时钟脉冲信号分别具有精确的0度、90度、180度、270度相位时，则第一分频电路402所产生的第二组输入时钟脉冲Sin2的四个分频后时钟脉冲信号亦会分别具有精确的0度、90度、180 度、270度相位。同理，由于第二组输入时钟脉冲Sin2的四个分频后时钟脉冲信号会分别具有精确的0度、90度、180度、270度相位，因此第二分频电路404所产生的第三组输入时钟脉冲Sin3的四个分频后时钟脉冲信号亦会分别具有精确的0度、90度、180度、270度相位。如此一来，当多工器406的输出时钟脉冲Sout被利用来对该数据信号进行调变/解调变操作时，其所产生的调变/解调变结果的精确率就可以大幅提升了。综上所述，本发明的分频电路300是一正交相位输入-正交相位输出(Quadrature In Quadrature Out)的时钟脉冲分频器，其不仅具有完全平衡(Balance)的输入时钟脉冲以及输出时钟脉冲，其电源消耗、相位噪声、相位误差以及信号谐波方面的表现亦较传统的分频器来得佳。虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。
权利要求
1.一种触发器，包含有一输入级，根据一第一时钟脉冲信号和一第二时钟脉冲信号，控制一输入信号是否转换为一输出信号；以及一闩锁级，根据一第三时钟脉冲信号和一第四时钟脉冲信号，控制是否闩锁该输出信号；其中该第一时钟脉冲信号、该第二时钟脉冲信号、该第三时钟脉冲信号和该第四时钟脉冲信号分别具有不同的相位。
2.如权利要求1所述的触发器，其特征在于，该第一时钟脉冲信号的相位和该第二时钟脉冲信号的相位是相差90度，该第三时钟脉冲信号的相位和该第四时钟脉冲信号的相位是相差90度。
3.如权利要求1所述的触发器，其特征在于，该第一时钟脉冲信号的相位和该第三时钟脉冲信号的相位是相差180度，该第二时钟脉冲信号的相位和该第四时钟脉冲信号的相位是相差180度。
4.如权利要求1所述的触发器，其特征在于，该输入级包含有 一负载，耦接于一第一电压电位；一信号输入电路，串接于该负载，用来依据该输入信号产生该输出信号；以及一第一控制电路，耦接于该信号输入电路与一第二电压电位之间，用来依据该第一时钟脉冲信号和该第二时钟脉冲信号以启动该信号输入电路。
5.如权利要求4所述的触发器，其特征在于，该闩锁级包含有一交错耦合对电路，耦接于该负载与该信号输入电路的耦接处，用来闩锁该输出信号；以及一第二控制电路，耦接于该交错耦合对电路与该第二电压电位之间，用来依据该第三时钟脉冲信号和该第四时钟脉冲信号以启动该交错耦合对电路。
6.如权利要求5所述的触发器，其特征在于， 该负载包含有一第一电阻，具有一第一端点耦接于该第一电压电位；以及一第二电阻，具有一第一端点耦接于该第一电压电位； 该信号输入电路包含有一第一晶体管，具有一控制端用以接收该输入信号中的一第一输入信号，一第一输出端耦接于该第一电阻的一第二端点；以及一第二晶体管，具有一控制端用以接收该输入信号中的一第二输入信号，一第一输出端耦接于该第二电阻的一第二端点，以及一第二输出端耦接于该第一晶体管的一第二输出端；该交错耦合对电路包含有一第三晶体管，具有一控制端耦接于该第二电阻的该第二端点，一第一输出端耦接于该第一电阻的该第二端点；以及一第四晶体管，具有一控制端耦接于该第一电阻的该第二端点，一第一输出端耦接于该第二电阻的该第二端点，以及一第二输出端耦接于该第三晶体管的一第二输端。
7.如权利要求6所述的触发器，其特征在于，该第一控制电路包含有一第五晶体管，具有一控制端用以接收该第一时钟脉冲信号，一第一输出端耦接于该第一晶体管的该第二输出端，以及一第二输出端耦接于该第二电压电位；以及一第六晶体管，具有一控制端用以接收该第二时钟脉冲信号，一第一输出端耦接于该第一晶体管的该第二输出端，以及一第二输出端耦接于该第二电压电位；以及该第二控制电路包含有一第七晶体管，具有一控制端用以接收该第三时钟脉冲信号，一第一输出端耦接于该第三晶体管的该第二输出端，以及一第二输出端耦接于该第二电压电位；以及一第八晶体管，具有一控制端用以接收该第四时钟脉冲信号，一第一输出端耦接于该第三晶体管的该第二输出端，以及一第二输出端耦接于该第二电压电位。
8.如权利要求7所述的触发器，其特征在于，该第五晶体管、该第六晶体管、该第七晶体管以及该第八晶体管具有相同的尺寸大小。
9.一种分频电路，包含有一第一触发器，依据一第一时钟脉冲信号和一第二时钟脉冲信号来控制其输入端以进行信号接收，以及依据一第三时钟脉冲信号和一第四时钟脉冲信号来控制其输出端以进行信号闩锁；以及一第二触发器，其输入端耦接于该第一触发器的输出端，其输出端耦接于该第一触发器的输入端，且依据该第三时钟脉冲信号和该第四时钟脉冲信号来控制其输入端进行信号接收，以及依据该第一时钟脉冲信号和该第二时钟脉冲信号来控制其输出端以进行信号闩锁；其中该第一时钟脉冲信号、该第二时钟脉冲信号、该第三时钟脉冲信号和该第四时钟脉冲信号分别具有不同的相位。
10.如权利要求9所述的分频电路，其特征在于，该第一触发器包含有一第一输入级，根据该第一时钟脉冲信号和该第二时钟脉冲信号，接收该第二触发器的输出信号，以产生一第一分频输出信号以及一第二分频输出信号；以及一第一闩锁级，根据该第三时钟脉冲信号和该第四时钟脉冲信号，控制是否闩锁该第一分频输出信号以及该第二分频输出信号。
11.如权利要求9所述的分频电路，其特征在于，该第二触发器包含有一第二输入级，根据该第三时钟脉冲信号和该第四时钟脉冲信号，接收该第一触发器的输出信号，以产生一第三分频输出信号以及一第四分频输出信号；以及一第二闩锁级，根据该第一时钟脉冲信号和该第二时钟脉冲信号，控制是否闩锁该第三分频输出信号以及该第四分频输出信号。
12.如权利要求9所述的分频电路，其特征在于，该第一时钟脉冲信号的相位和该第二时钟脉冲信号的相位是相差90度，该第三时钟脉冲信号的相位和该第四时钟脉冲信号的相位也相差90度。
13.如权利要求9所述的分频电路，其特征在于，该第一时钟脉冲信号的相位和该第三时钟脉冲信号的相位是相差180度，该第二时钟脉冲信号的相位和该第四时钟脉冲信号的相位也相差180度。
全文摘要
本发明提出一种触发器及由此触发器构成的分频电路。本发明的触发器包含有一输入级及一闩锁级。该输入级是根据一第一时钟脉冲信号和一第二时钟脉冲信号，控制一输入信号是否转换为一输出信号。该闩锁级是根据一第三时钟脉冲信号和一第四时钟脉冲信号，控制是否闩锁该输出信号。而该第一时钟脉冲信号、该第二时钟脉冲信号、该第三时钟脉冲信号和该第四时钟脉冲信号分别具有不同的相位。
文档编号H03K23/66GK102237870SQ20101017444
公开日2011年11月9日 申请日期2010年4月28日 优先权日2010年4月28日
发明者孙卫罡 申请人:晨星半导体股份有限公司, 晨星软件研发(深圳)有限公司