专利名称：一种用cpld实现数字通信帧同步的电路的制作方法
技术领域：
本实用新型涉及通信技术，特别涉及一种用CPLD实现数字通信帧同步的电路。
背景技术：
目前，通信技术领域的产品通常由单纯硬件电路实现单纯功能模块，虽然具备 了高集成、电路稳定等优势，但也存在电路复杂程度高，电路升级不方便的缺点，常常 是刚刚应用一两年时间就会被新一代产品替代，由于需要产品升级换代，造成用户不得 不付出大量的财力去适应这种变化，因此也造成了资源浪费，以往由硬件电路实现数字 通信帧同步的电路，就是属于上述电路复杂程度高，电路升级不方便的产品。随着CPLD技术的出现，使上述电路复杂程度高，电路升级不方便的问题有了 解决的可能性，应用CPLD (Complex Programmable Logic Device)即复杂可编程逻辑器 件，用户可根据实际需要而自行构造逻辑功能的数字集成电路。如果使软、硬件结合， 既发挥硬件集成度高、又利用软件灵活性，则可使现有技术的硬件电路复杂程度大大降 低，使电路升级变的十分方便。因此利用CPLD实现数字通信帧同步的电路已成为通信 技术领域研究开发的方向，具有很大的创造空间。
发明内容本实用新型的目的就是为克服现有技术的不足，提供一种数字通信帧同步电路 的技术方案，以使其达到硬件电路复杂程度低、电路升级方便的效果。本实用新型是通过这样的技术方案实现的一种用CPLD实现数字通信帧同步 的电路，其特征在于，电路主要由CPLD芯片连接电平转换电路、三端稳压集成电路， 晶体振荡器和JTAG接口构成；电平转换电路由3.3v转换为5v的电源转换芯片构成；三 端稳压集成电路为输入5V直流电源、输出3.3V直流电源的三端稳压器件；晶体振荡器 Bl采用12MHz晶体振荡器。本实用新型的优点是硬件电路简单，工作稳定、功能可靠，结合CPLD芯片内 构造逻辑功能的数字集成电路，发挥了硬件集成度高的特点，同时容易实现CPLD芯片 内电路升级，具有新颖、实用性，并具有推广价值。
图1、本实用新型的电路结构框图；图2、CPLD芯片内电路结构框图；图3、本实用新型的软件流程图。
具体实施方式
为了更清楚的理解本实用新型，结合附图和实施例详细描述本实用新型[0011]如图1、图2所示，用CPLD实现数字通信帧同步的电路，硬件电路主要由 CPLD芯片连接电平转换电路、三端稳压集成电路，晶体振荡器和JTAG接口构成。在数字通信中，帧同步是通信成败的关键。利用CPLD的强大功能，实现帧同 步，具有调试方便，移植性强，可靠性高的特点。本实施例中，CPLD芯片采用Altra公司的MAX3000A系列的 EPM3256AQI208-10,采用Quartus II 7.1软件编写软件。编写CPLD芯片内电路时，采 用 Block Diagram 设计方式。充分利用 LPM (Library of Parameterized Module)资源。如图2所示为CPLD芯片内电路结构；CPLD芯片内构成的逻辑电路包括四个计 数器、四个比较器、两个触发器、两个与门和延时器，电路中由记数器1测量输入信号 脉冲宽度，当计算出脉冲宽度为 ο μ S时，比较器1输出高电平。由记数器2计算高电 平出现的次数，当次数为20时，比较器2输出高电平。同时，输入信号进入触发器1，由记数器3测量脉冲间隔，当测量值为50yS 时，比较器3输出高电平。输入信号经过触发器1，送入触发器2，由记数器4测量脉冲对间隔，当测量值 为200 μ S时，比较器4输出高电平。当比较器2、比较器3、比较器4同时为高电平时，与门1输出高电平，此时与 门2有效，此时的输入信号就是数据帧，延时器控制与门2的有效时间，延时20mS。这 样就完成了帧同步。计数器的特点是占用资源相对较少，而且调试方便，利用软件Quartus II 7.1自
带的LPM进行修改参数即可。对于不同的同步字，可以根据实际需要进行修改。触发器采用JK触发器，可以将双脉冲转化为单脉冲，而且，转化后的脉冲宽度 就是原双脉冲的脉冲间隔，这样，就为脉冲间隔测试提供了方便。同样道理，可以利用 JK触发器实现脉冲对间隔的测试。比较器是用来检测记数器的数值，当计数器数值在一定范围内时，比较器就输 出高电平。由于测试误差是不可避免的，根据实际的误差大小，调节比较器的门限值就 可以满足需要。延时器是采用计数器来完成的，它是在检测到同步帧以后，延时20ms，在延时 的过程中，将与门打开，使数据帧输出，当延时结束，将与门关闭。这样，就完成了一 次数据同步。依次类推，当有数据过来时，该电路就可以进行数据处理。电平转换电路Dl采用SN74ALVC4245电源转换芯片构成，可以将3.3V信号转 换成5V信号，也可以将5V信号转换成3.3V信号。CPLD芯片D2采用EPM3256AQI208-10，D2是整个电路的核心，完成数字信号
帧同步。三端稳压集成电路Al采用LD1117AV33，Al输入5V直流电源，输出3.3V直
流电源。晶体振荡器Bl采用12MHz晶体振荡器，Bl输出12MHz信号，作为CPLD的
时钟信号。Xl为JTAG接口，用于CP LD程序下载。[0028]DADA_IN为输入数字信号。
DADA_OUT为输出数字同步信号。信号流程输入未同步的数字信号(DADA_IN)送入D1_2(D1的2脚)进行电 平转换，然后送给D2-88进行帧同步；同步完成后的数字信号从D2-60脚输出，然后送 D1-36，经过电平转换，最终由D1-36输出同步信号(DADA_OUT)。软件设计采用自顶向下的设计方法，采用模块化设计。图3为本实用新型的软件流程图，表示信号流向。在数字通信中，帧同步是通信成败的关键。利用CPLD的强大功能，实现帧同 步，具有调试方便，移植性强，可靠性高的特点。在一种数字通信中，同步头采用双脉 冲编码，脉冲宽10 μ S，脉冲间隔固定为50 μ S，脉冲对间隔为200 μ S，同步头共有10 个脉冲对，同步头之后的数据就是有用数据，且数据总长为20mS(不包括同步头)。要 求去掉同步头，并将数据帧输出。采用CPLD进行设计数字通信帧同步，提高电路的 集成度，软、硬件结合，电路灵活，升级方便，通用性和移植性强。该方法利用了计数器、触发器、比较器、门电路等模块，内部资源占用率 70%,通过实验验证，该方法能满足需要，CPLD硬件资源利用合理，电路设计采用模 块化，参数化设计，在线修改、编程，调试方便，外围电路仅有时钟电路和电源去偶电 路。单片实现了复杂的数据处理功能。该方法可以推广使用到类似的数据通信应用中 去，只要稍微修改软件中的模块参数即可。根据上述说明，结合本领域技术可实现本实用新型的方案。
权利要求1. 一种用CPLD实现数字通信帧同步的电路，其特征在于，电路主要由CPLD芯片 连接电平转换电路、三端稳压集成电路，晶体振荡器和JTAG接口构成，电平转换电路由 3.3v转换为5v的电源转换芯片构成；三端稳压集成电路为输入5V直流电源、输出3.3V 直流电源的三端稳压器件；晶体振荡器Bl采用12MHz晶体振荡器。
专利摘要本实用新型涉及一种用CPLD实现数字通信帧同步的电路，硬件电路主要由CPLD芯片连接电平转换电路、三端稳压集成电路，晶体振荡器和JTAG接口构成，电平转换电路由3.3v转换为5v的电源转换芯片构成；三端稳压集成电路为输入5V直流电源，输出3.3V直流电源的三端稳压器件；晶体振荡器B1采用12MHz晶体振荡器；本实用新型的优点是硬件电路简单，工作稳定、功能可靠，结合CPLD芯片内构造逻辑功能的数字集成电路，发挥了硬件集成度高的特点，同时容易实现CPLD芯片内电路升级，具有新颖、实用性，并具有推广价值。
文档编号H03K5/22GK201805408SQ201020274209
公开日2011年4月20日 申请日期2010年7月29日 优先权日2010年7月29日
发明者王朝勋 申请人:天津七六四通信导航技术有限公司