专利名称：用于高压端子的传输门电路的制作方法
技术领域：
本发明通常涉及电子电路，更具体地说涉及用于电子电路的传输门。
背景技术：
传输门被用于有选择地启动或禁用电子电路中的电流路径。在一个例子中，传输门利用并联的NMOS晶体管和PMOS晶体管，晶体管的栅极连接到彼此反向的信号以有选择地启动或禁用穿过晶体管的电流路径。这样例子，当所述传输门在非导电状态时，所述晶体管必须被成型为处理位于每个晶体管的漏极和源极之间的电压降。因此，传输门两端的电压降被所述传输门的晶体管 的“安全操作电压区域”所限制。晶体管的安全操作电压区域可以被定义为电压条件，在所述电压条件下，期望所述晶体管进行操作而不造成自身损伤。MOSFET的安全操作电压区域由一些因素所决定，所述因素由于过压状况将导致对晶体管的损伤。例如，如果栅极到源极或栅极到漏极的电压超过栅氧化物的击穿电压，则可能发生栅氧化物损伤。如果源极到体或漏极到体的反向结偏置电压超过结击穿电压，则可能发生结击穿。当漏极到源极电压超过一定电压限制时，MOSFET的双极性结晶体管寄生导通可能会发生。除了致命故障以外，由于在安全操作电压区域外操作而产生的对晶体管的损伤还可以包括器件性能退化或晶体管工作寿命退化，这是由于例如栅氧化物内的电荷俘获、热载流子退化或负偏压温度的不稳定性的影响而产生的。其它因素可能有助于确定晶体管的安全操作电压区域的电压水平。
通过参考附图，本发明或可被更好的理解，并且其多个目的、特征，以及优点对本领域技术人员来说会很明显。图I示出了根据本发明的一个实施例的集成电路的方框图。图2示出了根据本发明的一个实施例的传输门电路的电路图。图3示出了根据本发明的一个实施例的偏置信号生成电路。图4示出了根据本发明的一个实施例的图I中电路的操作的曲线图。图5-7示出了根据本发明的一个实施例的在图I电路中使用的MOSFET的例子的侧面剂视图。图8示出了根据本发明的另一个实施例的传输门电路的电路图。除非另有说明，不同附图中使用的相同参考符号表示相同的物件。附图不一定按比例绘制。
具体实施例方式以下内容陈述了用于实施本发明模式的详细描述。描述旨在说明本发明并且不应该被限定。
正如本发明所描述的，集成电路包括可以有选择地导电或不导电的传输门电路。当不导电时，传输门电路两端的电压降可以超过传输门电路的晶体管的安全操作电压区域外的电压，其中传输门电路的任何一个晶体管两端的电压降不超过其安全操作电压。因此，传输门电路可以用安全操作电压区域较小的晶体管构建。图I示出了根据本发明的一个实施例的集成电路(可替代地被称为集成电路芯片或芯片)的方框图。集成电路101包括由晶体管组成的电路，晶体管在集成电路的衬底的半导体材料中实施。在显示的实施例中，集成电路101包括闪存存储器107和其它电路113。闪存存储器107包括非易失性闪存存储器单元阵列和相关联的控制电路，相关联的控制电路用于寻址和控制到阵列单元的读和写。电路113可以是任何数量不同类型的电路，包括数字和模拟电路或其组合。例如，电路113可以包括处理器、存储器、逻辑门、传感器、触发器、放大器、混合信号电路，或其它类型电子电路。集成电路在其它实施例中可能具有其它配置和/或包括其它电路。集成电路110包括一些焊盘，用于给集成电路提供电源电压(例如，VDD、VSS)和用 于在集成电路和外部电路之间传递I/o信号。在图I的实施例中，只显示了两个焊盘103以及105，但是集成电路101可能包括更多个焊盘。在一些实施例中，集成电路101可能包括与焊盘103相关联的其它电路，例如在图I中未显示的ESD保护电路或缓存器。在显示的实施例中，多用途焊盘103可以被用于给闪存存储器107提供电能用于编程或擦除闪存存储器单元，以及用于给电路113提供I/O信号。正如本发明所描述的，“I/O信号”可以是输入信号、输出信号、或输入信号和输出信号。“MPPAD”指的是连接到焊盘103的集成电路101的信号线。在一些实施例中，闪存存储器可以通过系统制造商编程以在系统销售之前加载程序数据。在一个例子中，系统制造商可以使用焊盘103为闪存存储器107提供相对高的电压(例如，15V)用于编程、擦除和/或测试闪存存储器107的单元。在一个实施例中，闪存存储器107将只能由制造商使用焊盘103编程以提供程序或擦除电压。在其它实施例中，集成电路101可能包括电荷泵(未显示)，当用户使用时，电荷泵提供用于编程和擦除闪存存储器107的电压(例如较低电压)。在这样实施例中，在焊盘103上提供的较高电压将被使用以更快速地编程或擦除闪存存储器107或用于测试。并且在一些实施例中，焊盘103可以被使用以给电路113提供电源电压。在系统已经被制造以及闪存存储器107已经被编程和测试后，焊盘103将被耦合于外部电路，外部电路为电路113提供或从其接收I/O信号。该信号可能具有较低电压摆动(例如,0-3伏特)以匹配电路113的电压域。在显示的实施例中，电路113的电压域将由在焊盘105处接收的VDD的电压水平(例如，3伏特)定义。当焊盘103被用于为闪存存储器107提供较高电压(例如，在一些实施例中9-15V)时，传输门电路111被用于电隔离电路113和焊盘103，以防止对电路113的较低电压域电路的损伤。当焊盘103耦合于外部电路以提供和接收I/O信号时，传输门电路111导电，以便I/O信号可以在焊盘103和电路113之间传递。电路111的实施例可以在图2和图8中找到。集成电路101还包括“两个中取高”(higher-of-two)电路109,其被用于提供如下电压水平的偏置信号(VBIAS)，所述电压水平是VDD( VDD焊盘105的电压水平)或VMPPAD(焊盘103的电压水平)电压中的较高者，该电路109还用于提供VDD或VMPPAD的一半电压的偏置信号VBIAS2中的较高者。电路109的实施例在图3中显示。图2显示了传输门电路111的一个实施例。电路111包括在焊盘103 (MPPAD)和电路113的端子(I/O信号、包括图I)之间连接的两个串联连接的传输门201和203。传输门201和203在MID节点227连接在一起。电路111还包括用于控制PMOS晶体管207的导电性的PMOS控制电路211和用于控制PMOS晶体管209的导电性的PMOS控制电路213。电路111还包括用于启动电路211和213的自启动电路214。
传输门201包括NMOS晶体管205，晶体管205具有被VBIAS2偏置的栅极和连接到晶体管205的源极的晶体管体。在显示的实施例中，晶体管205是“隔离的NM0S”晶体管。在一个实施例中，隔离的NMOS晶体管是包括N-阱区域的晶体管，N-阱区域将晶体管的P-阱区域与集成电路的P型掺杂衬底的其它部分隔离开。见图6的隔离的NMOS晶体管的例子。在图2的实施例中，晶体管205的N-阱区域在VBIAS (如在图2中所显示的“NW=VBIAS”)处偏置。PMOS晶体管207具有在VBIAS处偏置的晶体管体。传输门203包括NMOS晶体管208，NMOS晶体管208具有在VDD处偏置的栅极和在VSS (例如，O伏特)处偏置的晶体管体。在一个例子中，晶体管208不是隔离的NMOS晶体管并且类似于图7中的晶体管701。然而，晶体管208可以是隔离的NMOS晶体管，其中隔离N-阱区域被偏置到VDD或VBIAS2。PMOS晶体管209的体区被偏置到VBIAS2。PMOS控制电路211包括PMOS晶体管215，PMOS晶体管215具有在VBIAS处偏置的体区、在VBIAS2处偏置的栅极，以及耦合于MPPAD焊盘103的源极。电路211包括隔离的NMOS晶体管217，隔离的NMOS晶体管217具有在VBIAS处偏置的N-阱、连接到晶体管207的栅极和晶体管215的漏极的漏极、与其源极连接的体区、以及在VBIAS2处偏置的栅极。电路211还包括NMOS晶体管219，NMOS晶体管219具有与连接到VSS端子的源极连接的体区、连接到晶体管217的源极的漏极、以及由启动信号(EN)控制的栅极。PMOS控制电路213包括PMOS晶体管221，PMOS晶体管221具有在VBIAS2处偏置的体区、在VDD处偏置的栅极、以及连接到MID节点227的源极。电路213包括隔离的NMOS晶体管223，隔离的NMOS晶体管223具有在VBIAS2处偏置的N-阱、连接到晶体管209的栅极和晶体管221的漏极的漏极、与其源极相连的体区、以及在VDD处偏置的栅极。电路213还包括NMOS晶体管225，NMOS晶体管225具有与其被连接到VSS端子的源极相连的体区、连接到晶体管223的源极的漏极、以及由启动信号(EN)控制的栅极。在一个实施例中，电路213不包括晶体管223，因为MID节点227的电压(VMID)不超过晶体管209、221以及225的安全操作电压区域。在这样的实施例中，晶体管225的漏极被连接到晶体管209的栅极。当焊盘103的电压(VMPPAD)处于或低于VDD (例如，3伏特)时，电路111 (当在导电状态时)用于在MPPAD焊盘103和电路113的端子(I/O SIGNAL)之间提供导电路径，以及当焊盘103的电压(VMPPAD)高于VDD时，(在非导电状态时)将电路113与焊盘103隔离。用这种方法，当焊盘103处于相对高电压(例如，例如在闪存存储器107的编程期间的15伏特)时，传输门201和203不导电以将电路113与焊盘103隔离。在非导电状态，当焊盘103的电压在从高于VDD到电路111中的任何晶体管或电路111的特定晶体管的安全操作电压区域的大约两倍的电压水平范围内时，电路111被配置和操作以确保电路111的晶体管在其安全操作电压区域内操作。当VMPPAD高于VDD时，VMPPAD大于VBIAS2，因此使晶体管205不导电。因为晶体管215导电(由于VMPPAD大于VBIAS2)，晶体管207也不导电。导电的晶体管215使晶体管207的栅极电压等于VMPPAD (其是晶体管207的源极处的电压)。因此，在这种情况下，传输门201不导电。当传输门201不导电时，由于晶体管205的源极跟随配置，MID节点227的电压水平大约是小于VBIAS2的NMOS阈值电压。如果MID节点227的电压下降到低于该水平，则晶体管205将变得导电，因此将节点227的电压水平拉回到VBIAS2减去NMOS阈值电压。因为MID节点227的电压水平是VBIAS2减去NMOS阈值电压以及此时VBIAS2处于或高于VMPPAD的一半，因此晶体管205的源极-漏极电压被限制到大约比1/2VMPPAD大一点。在一个实施例中，如果VMPPAD等于15伏特，则晶体管205和207的漏极-源极电压在非导电状态期间将大约是8伏特。在晶体管205和207的安全操作电压区域的源极到漏极的电压边界是9伏特的实施例中，当传输门201不导电时，晶体管205和207将会在其安全操作电压区域内操作。在显示的实施例中，隔离的NMOS晶体管被用于晶体管205，以便当VMPPAD处于相·对高电压时(例如，在一些实施例中大于9伏特)，晶体管205的漏极到体结在安全操作电压区域内。这是由于晶体管205的体区连接到其源极。隔离的NMOS晶体管的隔离N-阱区域(见图6)允许P-阱区域在与P-衬底区域的偏置电压(VSS)不同的电压(VMID)处偏置。因为类似的原因，晶体管217还是隔离的NMOS晶体管(以维持漏极到体结在安全操作电压区域内)，因为在电路111的非导电状态期间，晶体管217耦合于焊盘103 (以及受到相对高的电压水平)。当传输门201在非导电状态(例如，VMPPAD=15V)时，传输门203也在非导电状态。在晶体管208的栅极处于小于VMID (例如，VMID=1/2VMPPAD减去NMOS阈值电压)的VDD时，导致晶体管208不导电。在这种情况下，晶体管209也不导电，这是因为晶体管221导电(VMID>VDD)，这使得晶体管209的栅极电压等于源极电压。当在非导电状态时，晶体管208和209的源极到漏极的电压小于VBIAS2，VBIAS2在那些晶体管的安全操作电压区域之内。当VMPPAD小于或等于VDD时，由于晶体管215不导电(当VMPPAD彡VDD时VBIAS2=VDD)以及晶体管217和219导电，因此晶体管207导电。因为启动信号在这时有效(正如下面解释的)，晶体管219导电，由此使晶体管219导电以将晶体管217的源极拉到地电平。因为晶体管217的栅极处于VDD (当VMPPAD ( VDD时VBIAS2=VDD)，晶体管217导电以将晶体管207的栅极的电压拉到VSS，导致晶体管207变得导电。此外，当VMPPAD小于或等于VDD时，由于晶体管221不导电(VMID小于VDD)以及晶体管223和225导电，因此晶体管209导电。晶体管225导电是因为启动信号有效，因此使晶体管225导电以将晶体管223的源极拉到地电平。因为晶体管223的栅极处于VDD，晶体管223导电以将晶体管209的栅极的电压拉到引起晶体管209变得导电的VSS。此夕卜，当VMPPAD小于VDD时，因为晶体管205的栅极处于VDD (当VMPPAD彡VDD时VBIAS2=VDD)以及晶体管205的漏极和源极低于VDD，晶体管205导电。当晶体管205导电时，VMID处于VMPPAD水平。因为晶体管208的栅极处于VDD以及晶体管208的漏极和源极处于小于VDD的VMPPAD (VMID=VMPPAD),因此晶体管208也导电。在显示的实施例中，虽然MPPAD的电压水平正好低于或处于VDD，PMOS晶体管控制电路211和213启动传输门201和203处于导电状态。在这样情况下，因为不能充分地导通，NMOS晶体管205和208单独不能保证低的电阻路径。当VMPPAD等于VDD时，为了充分地导通，NMOS晶体管205和208的栅极到源极的电压需要超过高于VDD的阈值电压。当VMPPAD小于VDD超过这些晶体管的阈值电压时，晶体管205和208充分导电。在显示的实施例中，晶体管217和晶体管219的层叠结构使晶体管215、217以及219能够在其安全操作电压区域内操作。正如前面所陈述的，使晶体管217成为隔离的NMOS晶体管维持晶体管217的漏极到体结电压在安全操作电压区域内。当晶体管215导电时晶体管217的漏极处于相对高的电压时，被配置为源极跟随配置的晶体管217维持晶体管217的源极处的电压在低于VBIAS2的NMOS阈值电压。当VMPPAD小于VDD时，自启动电路214用于使能启动信号(EN)，以及当VMPPAD大于VDD时，无效启动信号。电路214包括PMOS晶体管231，PM0S晶体管231具有在VBIAS2处偏置的源极、由MPPAD控制的栅极、以及连接到晶体管233的源极的漏极。晶体管233具有连接到MID节点227的栅极。电路214包括匪OS晶体管235，NMOS晶体管235具有连接 到晶体管219的漏极的栅极和连接到晶体管233的漏极、晶体管219的栅极以及晶体管225的栅极的漏极。晶体管235的漏极提供EN信号。当VMPPAD低于VDD时，晶体管231和233导电，这使得在VDD处偏置晶体管219和225的栅极(当VMPPAD〈VDD时VBIAS2=VDD)以使这些晶体管导电。导电的晶体管219将晶体管235的栅极拉到零以因此使晶体管235不导电。当VMPPAD高于VDD时，晶体管231不导电和晶体管215导电。晶体管217的源极的电压将会被拉向VBIAS2 (因为晶体管217的源极跟随配置)。被拉到VBIAS2的晶体管219的漏极使得晶体管235导电，这将启动信号(EN)拉到VSS。到VSS的启动信号使晶体管219和225不导电。在一些实施例中，当启动信号处于高电压时，启动信号将会被提供给在闪存存储器107中的开关电路(未显示)，开关电路被用于将闪存存储器107与焊盘103隔离。一些实施例不包括自启动电路214。反而当VMPPAD等于或小于VDD时，外部提供的启动信号被用于使晶体管219和225导电。在一些实施例中，在编程之后通过烧断保险丝而提供启动信号。图3是两个中取闻电路109的实施例的电路图。两个中取闻电路109包括分压器级301，分压器级301包括PMOS晶体管309、311、313、315、以及317。这些晶体管中的每一个的栅极连接到其漏极。晶体管309和311的体区被偏置到VBIAS。晶体管313、315以及317的体区连接到晶体管313的源极。级301被用于将VBIAS线性地划分为更低的电压。电路109包括阻抗缓冲器级303，阻抗缓冲器级303包括隔离的NMOS晶体管319，其具有耦合于MPPAD焊盘103的漏极、在VBIAS处偏置的隔离N-阱区域、以及其体区和源极连接到节点331。级303还包括PMOS晶体管321，其源极连接到节点331、其漏极连接到VSS,以及其体区连接到VBIAS2。晶体管319的体区连接到其源极，以便当VMPPAD处于相对高电压(例如，在一个实施例中高于9伏特)时，晶体管319的漏极到体结在其安全操作电压区域内。晶体管319和321被实施为源极跟随配置，以在节点331处生成大约是VMPPAD —半的电压。电路109包括两个“两个中取高”电路305和307。电路305包括PMOS晶体管323和325以及电路307包括PMOS晶体管329和327。该两个中取高电路包括两个输入和输出以及在其输出处提供较高的输入的电压。电路305在其输出节点(VBIAS2)处提供VDD或节点331的电压(大约是VMPPAD的一半)中的较高者。电路307的输入被连接到电路305的输出节点(VBIAS2)和MPPAD。电路307在其输出节点(VBIAS)处提供VBIAS2和VMPPAD中的较高者。当VMPPAD大于VDD时，VBIAS2一直小于VMPPAD (VMPPAD的1/2)。因此，在这样的情况下，VBIAS将一直提供VMPPAD。然而，当VMPPAD等于或小于VDD时，VBIAS2将等于VDD (因为电路305在节点VBIAS2处提供VDD或节点331的电压大约是VMPPAD的一半)中的较大者。因此，虽然到电路307的输入处于VBIAS2和VMPPAD，但是电路307在节点VBIAS处有效地提供VDD和VMPPAD的电压中的较大者。然而，通过使用VBIAS2作为到电路307的输入而不是使用VDD，即使当VMPPAD处于相对高电压(例如，高于9伏特)时，晶体管329和327也停留在其安全操作电压区域内。当VMPPAD处于相对高电压时，其它输入(VBIA S2)是其电压的一半。因此，晶体管327和329两端的电压仅仅是VMPPAD的一半。如果电路307包括作为输入的VDD (例如，3伏特)端子，当VMPPAD处于非常高的电压(例如，15伏特)时，晶体管将超载。图4是显示了两个中取高电路111的操作的电压图。图4显示了相对于VMPPAD的VBIAS和VBIAS2的值(实线所示)。当VMPPAD小于VDD (在图4中显示了表示VMPPAD的线是虚线)时，VBIAS等于VDD。当VMPPAD大于VDD时，则VBIAS等于VMPPAD。当在节点331处的电压小于VDD (在图4中显示了表示VN0DE331的线是虚线)时，VBIAS2电压等于VDD0当节点331的电压大于VDD时，VBIAS2等于节点331处的电压(例如，大约是VMPPAD的 1/2)。图5、6以及7分别显示了 PMOS晶体管501、隔离的NMOS晶体管601、以及NMOS晶体管701的部分截面图。“S”表示源区接触，“G”表示栅极接触，“D”表示漏区接触，以及“B”表示用于偏置体区的体接触。在这些图中，衬底具有P-型掺杂并在VSS处偏置。晶体管601包括隔离的N-阱槽或区域(在图6中标示为“N-阱”)，隔离的N-阱槽或区域完全地围绕P-阱区域并且将其与衬底(标示为“P-衬底”)隔离，因此允许P-阱区域在不同于衬底的电压处被偏置。源区和漏区是MOSFET的电流电极。栅极是MOSFET的控制电极。图8显示了传输门电路111的另一个实施例。除了控制NMOS晶体管208和PMOS晶体管209的栅极电压的电路外，图8中的实施例电路类似于图2中的实施例电路。在图8的实施例中，NMOS晶体管208的栅极被连接到晶体管219的栅极(节点“EN”)，以接收启动信号，以及晶体管208的晶体管体区在VSS处偏置。在一个例子中，晶体管208不是隔离的NMOS晶体管。相反，它类似于图7中的晶体管701。然而，晶体管208可以是隔离的NMOS晶体管，其中隔离的N-阱区域被偏置到VDD或VBIAS2。PMOS晶体管209的栅极被连接到晶体管219的漏极，以及晶体管209的晶体管体区在VBIAS2处偏置。当VMPPAD高于VDD时，由于晶体管217的源极跟随配置，晶体管219的栅极(EN节点)处于VSS电势以及晶体管219的漏极被维持在低于VBIAS2的NMOS阈值电压。由于晶体管205的源极跟随配置，MID节点227也大约处于低于VBIAS2的NMOS阈值电压处。这使传输门203不导电，这是因为NMOS晶体管208和PMOS晶体管209的栅极-源极电压是有效的零伏特，且因此晶体管208和209不导电。当VMPPAD低于VDD时，晶体管219的栅极(EN节点)处于VDD电势(当VMPPAD彡VDD时VBIAS2=VDD)以及晶体管219的漏极处于VSS电势。因为NMOS晶体管208的栅极处于VDD电势和PMOS晶体管209的栅极处于VSS电势，因此晶体管208和209导电，这使得传输门203导电。图8中的一些实施例不包括自启动电路214。相反，当VMPPAD小于VDD时，外部提供的启动信号被用于使晶体管219和晶体管208导电。在显示的或描述的实施例中，控制电路和传输门电路是通过MOSFET被实施的。然而，其它实施例或可通过其它类型的晶体管实施的，其它类型的晶体管包括通过其它类型的开关器件实施的传输门。此外，其它实施例可能包括不同数量的传输门。本发明显示的和描述的实施例提供了传输门电路，其中当在非导电模式中时，传输门电路两端的电压降可以在传输门的晶体管的安全操作电压区域外，其中传输门电路的任何一个晶体管的电压降不超过其安全操作电压。因此，传输门电路可以以更小的安全操作电压区域的晶体管构建。在一些实施例中，具有更小的安全操作电压区域的晶体管通常更快、更容易制造和/或与具有更高的安全操作电压区域相比占有更少的面积。 在一个实施例中，一种传输门电路，所述传输门电路包括第一传输门，包括第一开关器件，该第一开关器件具有第一电流电极，第二电流电极以及控制电极；第二传输门，包括第二开关器件，该第二开关器件具有第一电流电极，第二电流电极以及控制电极，并且其中所述第二开关器件的第一电流电极耦合于所述第一开关器件的第二电流电极；第一端子，耦合于所述第一开关器件的第一电流电极；第二端子，耦合于所述第二开关器件的第二电流电极；以及控制电路，I禹合于所述第一传输门和第二传输门，其中在第一模式中，所述控制电路将第一传输门和第二传输门置于导电状态，以在第一端子和第二端子之间提供通过所述第一传输门和第二传输门的导电路径，以及当所述控制电路在第二模式中时，所述控制电路将第一传输门以及第二传输门置于非导电状态，其中当所述控制电路在第二模式中以及第一端子的电压处于第一开关器件和第二开关器件至少其中之一的安全操作电压区域之外时，所述第一开关器件维持在其安全操作电压区域内以及所述第二开关器件维持在其安全操作电压区域内。在集成电路的实施例中，一种在集成电路中使用的方法，所述集成电路包括第一端子，I禹合于所述第一端子的传输门电路，I禹合于所述传输门电路的第一电路，所述方法包括当第一端子的电压处于或低于第一电压时，将所述传输门电路置于导电状态以在所述第一端子和所述第一电路之间提供通过传输门电路的导电路径。当所述第一端子的电压高于第一电压时，所述方法还包括将所述传输门电路置于非导电状态，其中所述第一电路与所述第一端子隔离；以及当所述第一端子的电压在所述传输门电路内的至少一个晶体管的安全操作电压以外时，维持所述传输门电路内的每个晶体管在其安全操作电压区域内。在另一个实施例中，一种传输门电路，包括第一传输门，具有第一端子和第二端子，并且包括第一 NMOS晶体管和第一 PMOS晶体管。第一 NMOS晶体管并联耦合于第一 PMOS晶体管。第一 NMOS晶体管的控制电极耦合于第一偏置电压的端子。第二传输门，具有第三端子和第四端子，并且包括第二 NMOS晶体管和第二 PMOS晶体管，第二 NMOS晶体管并联耦合于第二 PMOS晶体管,并且其中第三端子稱合于第二端子；第三PMOS晶体管,具有稱合于第一端子的第一电流电极，稱合于第一 PMOS晶体管的控制电极的第二电流电极，以及具有率禹合于第一偏置电压的端子的控制电极；第三NMOS晶体管,具有稱合于第三PMOS晶体管的第二电流电极的第一电流电极，第二电流电极，以及耦合于第一偏置电压的端子的控制电极；以及第四NMOS晶体管，具有耦合于第三匪OS晶体管的第二电流电极的第一电流电极，第二电流电极，以及被耦合用于接收启动信号的控制电极，其中当启动信号被使能时，第一传输门和第二传输门中的每一个被置于导电状态，以在第一端子和第四端子之间提供通过第一传输门和第二传输门的导电路径，以及当启动信号被无效时，第一传输门和第二传输门中的每一个被置于非导电状态。
虽然本发明的特定实施例被显示和描述了，本领域所属技术人员将认识到基于本专利所教之内容，在不脱离本发明以及其宽范围条件下或可做进一步的修改和变化。因此，所附权利要求范围将包括这些修改和变化，就像列入本发明真正的精神和范围内。
权利要求
1.一种传输门电路,所述传输门电路包括 第一传输门，包括第一开关器件，该第一开关器件具有第一电流电极，第二电流电极以及控制电极； 第二传输门，包括第二开关器件，该第二开关器件具有第一电流电极，第二电流电极以及控制电极，并且其中所述第二开关器件的第一电流电极耦合于所述第一开关器件的第二电流电极； 第一端子，稱合于所述第一开关器件的第一电流电极； 第二端子，耦合于所述第二开关器件的第二电流电极；以及 控制电路，耦合于所述第一传输门和第二传输门，其中在第一模式中，所述控制电路将第一传输门和第二传输门置于导电状态，以在第一端子和第二端子之间提供通过所述第一传输门和第二传输门的导电路径，以及当所述控制电路在第二模式中时，所述控制电路将第一传输门以及第二传输门置于非导电状态，其中当所述控制电路在第二模式中以及第一端子的电压处于第一开关器件和第二开关器件至少其中之一的安全操作电压区域之外时，所述第一开关器件维持在其安全操作电压区域内以及所述第二开关器件维持在其安全操作电压区域内。
2.根据权利要求I的传输门电路，其中所述第一开关器件的特征进一步在于作为第一PMOS晶体管，并且其中所述第二开关器件特征进一步在于作为第二 PMOS晶体管，其中所述第一传输门包括并联耦合于第一开关器件的第一 NMOS晶体管以及所述第二传输门包括并联耦合于第二开关器件的第二 NMOS晶体管。
3.根据权利要求2的传输门电路,其中所述第一NMOS晶体管的控制电极稱合于第一偏置电压的端子，并且其中所述第二 NMOS晶体管的控制电极耦合于第二偏置电压的端子。
4.根据权利要求3的传输门电路，其中所述第一偏置电压是所述第一端子的电压的大约一半和所述第二偏置电压构成的组中的较大电压。
5.根据权利要求I的传输门电路，其中所述第一开关器件的特征进一步在于作为第一PMOS晶体管，并且其中所述第二开关器件特征进一步在于作为第二 PMOS晶体管，其中所述控制电路包括 第三PMOS晶体管，具有耦合于所述第一开关器件的第一电流电极的第一电流电极，耦合于所述第一 PMOS晶体管的控制电极的第二电流电极，以及耦合于第一偏置电压的端子的控制电极。
6.根据权利要求5的传输门电路，其中所述控制电路还包括 第一 NMOS晶体管，具有耦合于所述第一 PMOS晶体管的控制电极的第一电流电极，第二电流电极，以及耦合于所述第一偏置电压的端子的控制电极；以及 第二NMOS晶体管，具有耦合于所述第一NMOS晶体管的第二电流电极的第一电流电极，耦合于接地端子的第二电流电极，以及被耦合用于接收启动信号的控制电极。
7.根据权利要求6的传输门电路，其中当所述第一端子的电压处于或低于所述第一偏置电压时，所述启动信号被使能，以及响应于使能的启动信号，所述第一 PMOS晶体管变得导电。
8.根据权利要求6的传输门电路，其中当所述第一端子的电压高于所述第一偏置电压时，所述启动信号被无效，以及响应于被无效的启动信号，所述第一 PMOS晶体管变得不导电。
9.根据权利要求6的传输门电路，其中所述控制电路还包括 第四PMOS晶体管，具有被耦合用于接收所述第一偏置电压的第一电流电极，耦合于所述第一端子的控制电极，以及第二电流电极； 第五PMOS晶体管,具有稱合于第四PMOS晶体管的第二电流电极的第一电流电极,I禹合于所述第一开关器件的第二电流电极的控制电极，以及第二电流电极；以及 第三NMOS晶体管，具有耦合于所述第五PMOS晶体管的第二电流电极以及耦合于所述第二 NMOS晶体管的控制电极的第一电流电极，耦合于所述第一 NMOS晶体管的第二电流电极的控制电极，以及耦合于接地端子的第二电流电极。
10.根据权利要求6的传输门电路，其中所述第二PMOS晶体管的控制电极耦合于所述第一 NMOS晶体管的第二电流电极。
11.一种在集成电路中使用的方法，所述集成电路包括第一端子，耦合于所述第一端子的传输门电路，I禹合于所述传输门电路的第一电路，所述方法包括 当第一端子的电压处于或低于第一电压时，将所述传输门电路置于导电状态以在所述第一端子和所述第一电路之间提供通过传输门电路的导电路径； 当所述第一端子的电压高于第一电压时，所述方法还包括 将所述传输门电路置于非导电状态，其中所述第一电路与所述第一端子隔离；以及 当所述第一端子的电压在所述传输门电路内的至少一个晶体管的安全操作电压以外时，维持所述传输门电路内的每个晶体管在其安全操作电压区域内。
12.根据权利要求11的方法，其中当所述第一端子的电压处于或低于第一电压时，在所述第一端子和第一电路之间传输模拟信号。
13.根据权利要求11的方法，其中所述集成电路还包括耦合于第一端子的存储器，所述方法还包括 提供电源电压给所述存储器使用的所述第一端子，其中所述电源电压高于所述第一电压以及在所述传输门电路内的至少一个晶体管的安全操作电压以外；以及 通过所述传输门电路在所述第一端子和第一电路之间传输I/o信号,其中所述第一端子处的I/o信号的电压小于或等于所述第一电压。
14.根据权利要求13的方法,其中所述传输门电路包括第一传输门，其串联I禹合于第二传输门，其中第一传输门和第二传输门中的每一个包括并联耦合的NMOS晶体管和PMOS晶体管，并且其中所述方法还包括 当在所述第一端子和第一电路之间传输I/o信号时将PMOS晶体管置于导电状态。
15.根据权利要求14的方法，还包括 当施加编程电压到用于对所述存储器编程的第一端子时，使用所述第一端子的电压以及位于所述第一传输门和第二传输门电路之间的电路节点的电压，以将所述PMOS晶体管置于非导电状态。
16.—种传输门电路,包括 第一传输门，具有第一端子和第二端子，并且包括第一 NMOS晶体管和第一 PMOS晶体管，第一 NMOS晶体管并联耦合于第一 PMOS晶体管，其中第一 NMOS晶体管的控制电极耦合于第一偏置电压的端子；第二传输门，具有第三端子和第四端子，并且包括第二 NMOS晶体管和第二 PMOS晶体管，第二 NMOS晶体管并联耦合于第二 PMOS晶体管，并且其中第三端子耦合于第二端子；第三PMOS晶体管，具有耦合于第一端子的第一电流电极，耦合于第一PMOS晶体管的控制电极的第二电流电极，以及具有耦合于第一偏置电压的端子的控制电极； 第三NMOS晶体管,具有稱合于第三PMOS晶体管的第二电流电极的第一电流电极,第二电流电极，以及耦合于第一偏置电压的端子的控制电极；以及 第四NMOS晶体管，具有耦合于第三NMOS晶体管的第二电流电极的第一电流电极，第二电流电极，以及被耦合用于接收启动信号的控制电极，其中当启动信号被使能时，第一传输门和第二传输门中的每一个被置于导电状态，以在第一端子和第四端子之间提供通过第一传输门和第二传输门的导电路径，以及当启动信号被无效时，第一传输门和第二传输门中的每一个被置于非导电状态。
17.根据权利要求16的传输门电路,还包括 第四PMOS晶体管，包括耦合于第三PMOS晶体管的控制电极的第一电流电极，耦合于第一端子的控制电极，以及第二电流电极； 第五PMOS晶体管,包括稱合于第四PMOS晶体管的第二电流电极的第一电流电极,I禹合于第二端子的控制电极，以及耦合于第四NMOS晶体管的控制电极的第二电流电极；以及第五NMOS晶体管,包括稱合于第五PMOS晶体管的第二电流电极的第一电流电极,I禹合于第四NMOS晶体管的第一电流电极的控制电极，以及第二电流电极。
18.根据权利要求16的传输门电路，其中第一PMOS晶体管和第三PMOS晶体管中的每一个的体端子耦合于第三偏置电压的端子，其中第一偏置电压是从第一端子的电压的大约一半和第二偏置电压中选择的较大电压，以及第三偏置电压是从第一偏置电压和第一端子的电压中选择的较大电压。
19.根据权利要求18的传输门电路，还包括 第四PMOS晶体管，具有被耦合用于接收第一端子的电压的大约一半的第一电流电极，耦合于第二偏置电压的端子的控制电极，以及耦合于第一偏置电压的端子以提供第一偏置电压的第二电流电极； 第五PMOS晶体管,具有稱合于第二偏置电压的端子的第一电流电极,稱合于第四PMOS晶体管的第一电流电极的控制电极，以及耦合于第四PMOS晶体管的第二电流电极的第二电流电极； 第六PMOS晶体管,具有稱合于第五PMOS晶体管的第二电流电极的第一电流电极,I禹合于第一端子的控制电极，以及耦合于第三偏置电压的端子以提供第三偏置电压的第二电流电极；以及 第七PMOS晶体管，具有耦合于第六PMOS晶体管的控制电极的第一电流电极，耦合于第六PMOS晶体管的第一电流电极的控制电极，以及耦合于第六PMOS晶体管的第二电流电极的第二电流电极。
20.根据权利要求16的传输门电路，还包括 第四PMOS晶体管，包括耦合于第三端子的第一电流电极，耦合于第二偏置电压的端子的控制电极，以及耦合于第二 PMOS晶体管的控制电极的第二电流电极；以及 第五晶体管，包括稱合于第四PMOS晶体管的第二电流电极的第一电流电极,稱合于第四NMOS晶体管的第二电流电极的第二电流电极，以及被耦合用于接收启动信号的控制电极； 其中第二 NMOS晶体管的控制电极耦合于第二偏置电压的端子。
21.根据权利要求16的传输门电路，其中第一NMOS晶体管和第三NMOS晶体管的特征在于作为隔离的NMOS晶体管，其每一个具有耦合于第三偏置电压的端子的隔离N-阱区域，第三偏置电压是第一端子的电压和第二偏置电压构成的组中的较大电压。
22.根据权利要求16的传输门电路，其中 第二 PMOS晶体管的控制电极耦合于第三NMOS晶体管的第二电流电极； 其中第二 NMOS晶体管的控制电极被耦合用于接收启动信号。
全文摘要
传输门电路(11)包括第一传输门(201)，具有第一开关器件(205)串联耦合于第二传输门(203)，具有第二开关器件，以及将第一传输门电路和第二传输门电路放置到导电状态以提供通过第一传输门和第二传输门的导电路径的控制电路。当第一端子的电压高于第一电压水平以及在至少第一和第二开关器件的安全操作电压区域外时，第一开关器件维持在其安全操作电压区域内以及第二开关器件维持在其安全操作电压区域内。
文档编号H03K17/16GK102959863SQ201180032138
公开日2013年3月6日 申请日期2011年5月9日 优先权日2010年6月28日
发明者M·A·斯托金戈, J·A·卡玛雷纳, 张文忠 申请人:飞思卡尔半导体公司