专利名称：小数分频系统的制作方法
技术领域：
本发明涉及分频领域，特别是涉及一种小数分频系统。
背景技术：
音频系统需要一个可靠精确的系统时钟以达到期望的性能指标，同时音频系统也必须支持48KHz，44.1KHz等基本采样率。在一些应用中，系统时钟可以由外部输入，但大多数情况下，需要音频系统自身来产生内部的系统时钟。例如，若需要48KHz采样率，则要求系统时钟=48KHz/256=12.288MHz ;又例如，若需要44.1KHz采样率，则要求系统时钟=44.lKHz/256=l1.2896MHz。目前音频系统多采用模拟电路来产生系统时钟，采取模拟内插技术抑制小数分频存在的相位噪声，占用芯片面积大、功耗大等缺点。为此，在公开号为CN-1642011的中国专利文献中公开了一种时钟的小数分频方法，该方法按m分频和m+1分频间插的方式对待分频的时钟进行小数分频，得到一个基本时钟，并同时产生一个使能信号，再利用使能信号来整形所述基本时钟，获得所需频率的时钟信号。但是此方法相位差较大，无法满足音频系统的性能要求。此外，在公开号为CN-102394654A的中国专利文献中提出了一种用于小数分频的sigmal-delta调制器。该方法使用反馈滤波单元来减少噪声落在低频处的能量，但此方法在硬件开销上比较大，同时实现较为复杂。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种结构简单、成本低且频率分辨率高的小数分频系统。为实现上述目的及其他相关目的，本发明提供一种小数分频系统，其至少包括:序列产生电路，基于预设的分频比变化率及分频比的小数部分来产生相应的数字序列；delta-sigma调制器，连接所述序列产生电路输出端，基于所述数字序列来输出包含2种控制信号的控制信号流；其中，在预定数量个待分频的频率信号的周期时间，输出的2种控制信号的个数比基于分频比的小数部分来确定；分频比控制电路,连接所述delta-sigma调制器,基于所述控制信号流的当前控制信号由预定的各分频比中确定一种作为当前分频比；分频器，连接所述分频比控制电路，基于所确定的当前分频比来对待分频的频率信号进行当前分频。优选地，所述序列产生电路基于预定的分频比变化率、分频比的小数部分及预设的频率偏差来产生相应的数字序列；更为优选地，所述序列产生电路包括锯齿形序列产生电路或正弦形序列产生电路等。优选地，所述delta-sigma调制器为非线性采样数据的闭环控制电路；更为优选地，所述delta-sigma调制器包括闭环式第一级积分电路、连接所述第一级积分电路的第二级积分电路以及量化器；更进一步地，所述第二级积分电路为闭环式电路。优选地，所述小数分频系统用于音频系统。如上所述，本发明的小数分频系统，具有以下有益效果:结构简单，成本低、频率分
辨率高等。
图1显示为本发明的小数分频系统示意图。图2a及2b显示为本发明的小数分频系统的序列产生电路输出的数字序列示意图。图3显示为本发明的小数分频系统的delta-sigma调制器输出的控制信号流示意图。图4显示为本发明的小数分频系统的delta-sigma调制器的一种优选结构示意图。元件标号说明I 小数分频系统11 序列产生电路12 delta-sigma 调制器13 分频比控制电路14 分频器
具体实施例方式以下由特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本发明的其他优点及功效。请参阅图1至图4。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。如图所示，本发明提供一种小数分频系统。该小数分频系统I至少包括:序列产生电路11、delta-sigma调制器12、分频比控制电路13、以及分频器14。所述序列产生电路11基于预设的分频比变化率及分频比的小数部分来产生相应的数字序列。其中，所述分频比变化率用于确定所产生的数字序列的周期，分频比的小数部分用于确定所产生的数字序列的幅度。例如，若待分频的频率信号的频率Fin=480MHz，所需要的频率Fout=12.288MHz,则分频比=480/12.288=39.0625=39+1/16。又例如，若待分频的频率信号的频率Fin=480MHz，所需要的频率Fout=Il.2896MHz，则分频比=480/11.2896=42.517=42+76/147。优选地，若分频比变化率Fc=6KHz，所述序列产生电路为产生锯齿形数字序列的锯齿形序列产生电路，则该锯齿形序列产生电路所产生的数字序列如图2a所示，其中，DCEN=-l+2*(分频比的小数部分)。例如，若分频比=480/12.288=39.0625=39+1/16，则 DCEN=-1+2/16 ;若分频比=480/11.2896=42.517=42+76/147，则 DCEN=_l+2*76/147。更为优选地，考虑到实际电路的非理想性，所述序列产生电路11基于预定的分频比变化率、分频比的小数部分及预设的频率偏差来产生相应的数字序列，以便获得更为准确的分频效果。其中，所述频率偏差用于微调所产生的数字序列的幅度，其值基于实际电路调试的经验值来确定，可通过配置寄存器来灵活修改。例如，若分频比变化率Fc=6KHz，所述序列产生电路为产生锯齿形数字序列的锯齿形序列产生电路,则该锯齿形序列产生电路所产生的数字序列如图2b所示，其中，DSH是频
率偏差百分比。需要说明的是，本领域技术人员应该理解，上述所述仅仅只是列示，而非对本发明的现限制，事实上，任何能基于预设的分频比变化率及分频比的小数部分来产生相应的数字序列的数字电路，例如，产生正弦形数字序列的正弦形序列产生电路等，均包含在本发明的范围内。此外，本领域技术人员基于以上所述，应该理解序列产生电路的内部结构，故在此不再予以详述。
所述delta-sigma调制器12连接所述序列产生电路11输出端，基于所述序列产生电路11输出的数字序列来输出包含2种控制信号的控制信号流；其中，在预定数量个待分频的频率信号的周期时间，输出的2种控制信号的个数比基于分频比的小数部分来确定。例如，若分频比为=480/12.288=39.0625=39+丄，则在频率为480MHz的待分频
16
的频率信号的Wk1个周期，所述delta-sigma调制器12输出的2种控制信号的个数比为1-丄
15^1 = -Ti*76则在频率为480MHz的待分频的频
—若分频比=480/11.2896=42.517=42+ —,
16147
率信号的147k2个周期时间,所述delta-sigma调制器12输出的2种控制信号的个数比为
1-^6
71-76= I47。
T6_
147所述delta-sigma调制器12优选是一个非线性采样数据的闭环控制系统，利用反馈环路来提高量化器的有效分辨率,并整形其量化噪声。在本实施例中,所述delta-sigma调制器12输出为I比特信号流，也称作脉冲疏密波，如图3所示。所述delta-sigma调制器12的一种优选结构如图4所示，该delta-sigma调制器的闭环式第一级积分电路由加法器1、加法器2、延迟单元I及两个常数乘法器构成，闭环式第二级积分电路由加法器3、加法器4、加法器5、延迟单元2及常数乘法器构成。该delta-sigma调制器接收序列产生电路11输出的如图2所示的常数序列，与I比特量化器反馈值通过加法器I相减后，输入到常数乘法器，该常数乘法器的输出与延迟单元I的反馈值通过加法器2求和，该第一级积分电路也可被视作环路滤波器。第一级积分电路的输出与I比特量化器反馈值通过加法器3相减后，输入到加法器4。经过2级积分后，通过加法器5与量化误差相加，最后通过I比特量化器输出I比特控制信号流到后续的分频比控制电路13。需要说明的是，本领域技术人员应该理解，上述所述仅仅只是列示，而非对本发明的限制，事实上，任何能基于数字序列来输出包含2种控制信号的控制信号流的数字电路，均包含在本发明的范围内。所述分频比控制电路13连接所述delta-sigma调制器12，基于所述控制信号流的当前控制信号由预定的各分频比中确定一种作为当前分频比。例如,若所述delta-sigma调制器12当前输出的控制信号为高电平,贝U所述分频比控制电路13由预定的分频比“39及40”中确定39作为当前分频比；若所述delta-sigma调制器12当前输出的控制信号为低电平，则所述分频比控制电路13由预定的分频比“39及40”中确定40作为当前分频比。又例如，若所述delta-sigma调制器12当前输出的控制信号为第一电平，则所述分频比控制电路13由预定的分频比“42及43”中确定42作为当前分频比；若所述delta-sigma调制器12当前输出的控制信号为第二电平，则所述分频比控制电路13由预定的分频比“42及43”中确定43作为当前分频比。所述分频比控制电路13优选可采用多路选择器等来实现。所述分频器1 4连接所述分频比控制电路13，基于所确定的当前分频比来对待分频的频率信号进行当前分频。例如，若待分频的频率信号的频率为480MHz，所述分频比控制电路13确定40作为当前分频比，则所述分频器14将480MHz进行40分频；若分频比控制电路13确定39作为当前分频比，则所述分频器14将480MHz进行39分频；由于在Iek1个周期内，所述delta-sigma调制器12输出的2种控制信号的个数比为15:1,相应地,所述分频比控制电路13在Wk1个周期内Kk1次确定39作为当前分频比、Ic1次确定40作为当前分频比，也就是，在Wk1个周期内，所述分频器14将480MHz进行Mk1次39分频、Ii1次40分频，由此，所
480 〒人 +480A
述分频器14输出的平均频率为:.39_1 40 1 = 12 288
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O又例如，若待分频的频率信号的频率为480MHz，所述分频比控制电路13确定42作为当前分频比，则所述分频器14将480MHz进行42分频；若分频比控制电路13确定43作为当前分频比，则所述分频器14将480MHz进行43分频；由于在147k2个周期内，所述delta-sigma调制器12输出的2种控制信号的个数比为71:76，相应地，所述分频比控制电路13在147k2个周期内71k2次确定42作为当前分频比、76k2次确定43作为当前分频比，也就是，在147k2个周期内，所述分频器14将480MHz进行71k2次42分频、76k2次43分频，由此，所述分频器14输出的平均频率为:
权利要求
1.一种小数分频系统，其特征在于，所述小数分频系统至少包括: 序列产生电路，基于预设的分频比变化率及分频比的小数部分来产生相应的数字序列； delta-sigma调制器，连接所述序列产生电路输出端，基于所述数字序列来输出包含2种控制信号的控制信号流；其中，在预定数量个待分频的频率信号的周期时间，输出的2种控制信号的个数比基于分频比的小数部分来确定； 分频比控制电路，连接所述delta-sigma调制器，基于所述控制信号流的当前控制信号由预定的各分频比中确定一种作为当前分频比； 分频器，连接所述分频比控制电路，基于所确定的当前分频比来对待分频的频率信号进行当前分频。
2.根据权利要求1所述的小数分频系统，其特征在于:所述序列产生电路基于预定的分频比变化率、分频比的小数部分及预设的频率偏差来产生相应的数字序列。
3.根据权利要求1或2所述的小数分频系统，其特征在于:所述序列产生电路包括锯齿形序列产生电路。
4.根据权利要求1或2所述的小数分频系统，其特征在于:所述序列产生电路包括正弦形序列产生电路。
5.根据权利要求1所述的小数分频系统，其特征在于:所述delta-sigma调制器为非线性采样数据的闭环控制电路。
6.根据权利要求5所述的小数分频系统，其特征在于:所述delta-sigma调制器包括闭环式第一级积分电路、连接所述第一级积分电路的第二级积分电路以及量化器。
7.根据权利要求6所述的小数分频系统，其特征在于:所述第二级积分电路为闭环式电路。
8.根据权利要求1所述的小数分频系统，其特征在于:所述小数分频系统用于音频系统。
全文摘要
本发明提供一种小数分频系统。该小数分频系统至少包括基于预设的分频比变化率及分频比的小数部分来产生相应的数字序列的序列产生电路；基于序列产生电路输出的数字序列来输出包含2种控制信号的控制信号流的delta-sigma调制器；基于delta-sigma调制器输出的控制信号流的当前控制信号由预定的各分频比中确定一种作为当前分频比的分频比控制电路；基于所确定的当前分频比来对待分频的频率信号进行当前分频的分频器；其中，在预定数量个待分频的频率信号的周期时间，输出的2种控制信号的个数比基于分频比的小数部分来确定。本发明采用全数字方案，利用数字技术改善相位噪声，具有结构简单、成本低、频率分辨率高等优点。
文档编号H03K23/64GK103178834SQ20131007335
公开日2013年6月26日 申请日期2013年3月7日 优先权日2013年3月7日
发明者荣蓉, 许刚 申请人:上海山景集成电路股份有限公司