一种超多输入编码器的制造方法
【专利摘要】本实用新型公开了一种超多输入编码器，包括n级编码处理矩阵，第i级编码处理矩阵数量为ki个，第i级第j个编码处理矩阵命名为Mij，j的取值范围为1至ki；编码处理矩阵Mij的矩阵行信号线数量为，矩阵列信号线数量为，编码处理矩阵Mij包括个编码输入电路，还包括X个通用编码电路，X为自然数；编码输入信号数量N为2的自然数次幂；编码输入信号与第一级编码处理矩阵相连；第一级编码处理矩阵至第n级编码处理矩阵依次相连，所述超多输入编码器还设置有停止因数s。本实用新型的超多输入编码器具有如下优点：减少了编码器输出引脚的数量；使得本超多输入编码器的集成度更高；使得本超多输入编码器工程实践可行性强、编码器延时小、可以处理超多编码输入信号和功耗低。
【专利说明】一种超多输入编码器
【技术领域】
[0001]本实用新型涉及二进制编码领域，特别是一种超多输入编码器。
【背景技术】
[0002]目前现有的编码器芯片编码输入信号数量最多为八个输入，编码器的输出为3个二进制编码。如果要对十六个或者三十二个编码输入信号进行编码，可以采用多块八三编码器进行串联，编码器的输出采用多级逻辑电路进行后续处理，后续处理的目的是将6个或12个编码输出引脚融合为4个或者5个。但是当编码输入信号的数量不断增加，使用的编码器数量繁多，编码器输出引脚数量巨大，使用的后续处理电路级数快速上升，后续处理逻辑电路结构复杂。如编码输入信号数量为1024时，需要128个编码器，编码器的输出引脚数量为384个，而如何将384个引脚融合为10个引脚；如编码输入信号数量为一兆(1048576)个时，需要131072个编码器，编码器输出引脚数量多达393216个，而又如何将这393216个输出引脚通过后续处理逻辑电路融合为20个引脚？在这种情况下，编码器数量多，但这不是困难的，困难的是后续处理逻辑电路级数非常大，结构异常复杂，导致电路集成度低，后续处理逻辑电路时延增大，电路功耗大。在此情况下超多输入编码仅具有理论可能，已无工程实践可行性。
实用新型内容
[0003]本实用新型的目的是解决上述问题，提供一种通过信号处理矩阵大量减少编码器输出引脚数量的超多输入编码器。
[0004]本实用新型的超多 输入编码器，包括η级编码处理矩阵，η为自然数；第i级编码处理矩阵数量为h个，i的取值范围为I至n，h为小于等于
214的自然数，第i级第j个编码处理矩阵命名为Mi j，j的取值范围为I至Ici ;编码处理矩阵Mij的矩阵行信号线数量为，矩阵列信号线数量为2?，其中和Hy均为自然数，编码处理矩阵Mij包括之个编码输入电路，2m?+n?个编码输入电路排列成^^行;2?列，每行编码输入电路同时连接编码处理矩阵的一根矩阵行信号线，每列编码输入电路同时连接编码处理矩阵的一根矩阵列信号线，每根矩阵行信号线分别连接:21?个编码
输入电路，每根矩阵列信号线分别连接:2m?个编码输入电路；还包括X个通用编码电路，X
为自然数；编码输入信号数量N为2的自然数次幂；编码输入信号与第一级编码处理矩阵相连；第一级编码处理矩阵至第η级编码处理矩阵依次相连，所述超多输入编码器还设置有停止因数s，s为大于等于2的自然数；当第i级第j个编码处理Mij的矩阵行信号线数
量^^大于2s时，Mij的所有矩阵行信号都与第i+Ι级编码处理矩阵中的一个编码处理矩阵中的所述编码输入电路一一相连，且与Mij的所有矩阵行信号相连的第i+Ι级编码处理矩阵的编码输入电路数量为个，否则Mij的矩阵行信号都与一个通用编码电路相连，
且该通用编码电路的编码输入信号数量至少为:2Mij个；当第i级第j个编码处理Mij的矩
阵列信号线数量大于2s时，Mij的矩阵列信号都与第i+Ι级编码处理矩阵中的一个编码处理矩阵中的所述编码输入电路一一相连，且与Mij的所有矩阵行信号相连的第i+Ι级编码处理矩阵的编码输入电路数量为个，否则Mij的矩阵列信号都与一个通用编码电
路相连，且该通用编码电路的编码输入信号数量至少为:2η?个；第η级编码处理矩阵数量
为kn个，kn为小于等于产1的自然数，第η级编码处理矩阵中的每一个编码处理矩阵的行信号线数量和列信号线数量均小于2s，第η级编码处理矩阵中的每一个编码处理矩阵的行信号线或列信号线分别与一个通用编码电路相连；与第η级第j个编码处理矩阵Mnj的矩阵
行信号线相连的通用编码电路的编码输入信号大于等于Mnj的矩阵行信号线数量，
与第η级第j个编码处理矩阵Mnj的矩阵列信号线相连的通用编码电路的编码输入信号大
于等于Mnj的矩阵列信号线数量。
[0005]所述第i级编码处理矩阵的数量ki，ki等于；214 ;所述编码处理矩阵Mij的矩阵
行信号线数量之mij和矩阵列信号线数量:2?满足条件:mi j和ni j之差大于等于-1小于
等于I ;所述通用编码电路 数量X等于2n ;所述停止因数s等于5 ;所述通用编码电路均与第η级编码处理矩阵相连，与第η级第j个编码处理矩阵Mnj的矩阵行信号线相连的通用
编码电路的编码输入信号等于Mnj的矩阵行信号线数量，与第η级第j个编码处理
矩阵Mnj的矩阵列信号线相连的通用编码电路的编码输入信号等于Mnj的矩阵列信号线数
量 21?。
[0006]所述超多输入编码器还为第一级编码处理矩阵设置有优先级电路，用于当有多个输入信号同时有效时使优先级最高的有效信号传递到与第一级编码处理矩阵相连的后续电路。
[0007]所述编码输入电路包括一个CMOS反相器和两个OD门。CMOS反相器的输入端与编码输入信号相连，CMOS反相器的输出端同时与两个OD门的信号输入端相连,两个OD门的输出端分别与该编码输入电路所连接的矩阵行信号线和矩阵列信号线上相连。
[0008]所述通用编码电路为32_5编码电路或者16_4编码电路。
[0009]所述32-5编码电路包括四个八三编码器E⑶1、E⑶2、E⑶3和E⑶4，还包括三个与门芯片AND1、AND2和AND3组成的两级与门；四个八三编码器E⑶1、E⑶2、E⑶3和E⑶4串联；ECD1和ECD2还与ANDl连接，ECD3和ECD4还与AND2连接，ANDl和AND2还与AND3连接。
[0010]所述16-4编码电路包括两个八三编码器E⑶I和E⑶2，还包括一个与门芯片ANDl ;两个八三编码器ECDl和ECD2串联；ECD1和ECD2还与ANDl连接。
[0011]所述四个八三编码器E⑶1、E⑶2、E⑶3和E⑶4为TI公司的优先级编码器54HC148。
[0012]所述的与门芯片AND1、AND2和AND3为TI公司的54HC08芯片。
[0013]综上所述，本实用新型所提供的超多输入编码器具有如下优点:
[0014]1、使用信号处理矩阵和通用编码电路的结合，减少了编码器输出引脚的数量；
[0015]2、减少了编码器输出引脚的数量，使得本超多输入编码器的集成度更高；
[0016]3、由于减少了编码器输出引脚的数量，使得本超多输入编码器工程实践可行性强、编码器延时小、可以处理超多编码输入信号和功耗低。
【专利附图】
【附图说明】
[0017]图1为超多输入编码器的原理图；
[0018]图2为优选实施例的超多输入编码器的原理图；
[0019]图3为优选实施例的第一级编码处理矩阵的原理图；
[0020]图4为优选实施例的第二级编码处理矩阵与第一级编码处理矩阵的矩阵行信号线相连的编码处理矩阵的原 理图；
[0021]图5为优选实施例的第二级编码处理矩阵与第一级编码处理矩阵的矩阵列信号线相连的编码处理矩阵的原理图；
[0022]图6为编码输入电路的电路图；
[0023]图7为通用编码电路32-5编码电路的电路图；
[0024]图8为通用编码电路16-4编码电路的电路图；
[0025]图9为优先级电路I的电路图；
[0026]图10为优先级电路II的电路图；
[0027]图11为电子开关I的电路图；
[0028]图12为电子开关II的电路图。
【具体实施方式】
[0029]下面结合附图对本实用新型的【具体实施方式】做详细的说明。
[0030]如图1、图6和图7所示，本实用新型的超多输入编码器，包括η级编码处理矩阵，η
为自然数；第i级编码处理矩阵数量为h个，i的取值范围为I至n，ki为小于等于之1-1的自然数，第i级第j个编码处理矩阵命名为Mij，j的取值范围为I至Ici ;编码处理矩阵Mij
的矩阵行信号线数量为，矩阵列信号线数量为2? ,其中和rig均为自然数，编码
处理矩阵Mij包括；2%+1?个编码输入电路，2mij+Kij个编码输入电路排列成行:2?列，每行编码输入电路同时连接编码处理矩阵的一根矩阵行信号线，每列编码输入电路同时连接编码处理矩阵的一根矩阵列信号线，每根矩阵行信号线分别连接2%j个编码输入电
路，每根矩阵列信号线分别连接:2"1?个编码输入电路；还包括X个通用编码电路，X为自然数；编码输入信号数量N为2的自然数次幂；编码输入信号与第一级编码处理矩阵相连；第一级编码处理矩阵至第η级编码处理矩阵依次相连，所述超多输入编码器还设置有停止因
数s，s为大于等于2的自然数；当第i级第j个编码处理Mij的矩阵行信号线数量:2mS大
于2s时，Mij的所有矩阵行信号都与第i+Ι级编码处理矩阵中的一个编码处理矩阵中的所述编码输入电路一一相连，且与Mij的所有矩阵行信号相连的第i+Ι级编码处理矩阵的编
码输入电路数量为:2%个，否则Mij的矩阵行信号都与一个通用编码电路相连，且该通用
编码电路的编码输入信号数量至少为:2mij个；当第i级第j个编码处理Mij的矩阵列信号
线数量大于2s时，Mij的矩阵列信号都与第i+Ι级编码处理矩阵中的一个编码处理矩阵中的所述编码输入电路一一相连，且与Mij的所有矩阵行信号相连的第i+Ι级编码处理矩阵的编码输入电路数量为:2η?个，否则Mij的矩阵列信号都与一个通用编码电路相连，
且该通用编码电路的编码输入信号数量至少为:2η?个；第η级编码处理矩阵数量为kn个，
kn为小于等于2n4的自然数，第η级编码处理矩阵中的每一个编码处理矩阵的行信号线数量和列信号线数量均小于2s，第η级编码处理矩阵中的每一个编码处理矩阵的行信号线或列信号线分别与一个通用编码电路相连；与第η级第j个编码处理矩阵Mnj的矩阵行信号线相连的通用编码电路的编码输入信号大于等于Mnj的矩阵行信号线数量InVi，与第n级第j个编码处理矩阵Mnj的矩阵列信号线相连的通用编码电路的编码输入信号大于等于Mnj的矩阵列信号线数量2?。本实用新型的超多输入编码器，还为第一级编码处理矩阵设置有优先级电路，用于当有多个输入信号同时有效时使优先级最高的有效信号传递到与第一级编码处理矩阵相连的后续电路。所述第i级编码处理矩阵的数量ki，ki等于方4 ;
所述编码处理矩阵Mij的矩阵行信号线数量；2me和矩阵列信号线数量2?满足条件:mij
和ni j之差大于等于-1小于等于I ;所述通用编码电路数量X等于2n ;所述停止因数s等于5 ;所述通用编码电路均与第η级编码处理矩阵相连，与第η级第j个编码处理矩阵Mnj
的矩阵行信号线相连的通用编码电路的编码输入信号等于Mnj的矩阵行信号线数量
，与第η级第j个编码处理矩阵Mnj的矩阵列信号线相连的通用编码电路的编码输入信号
等于Mnj的矩阵列信号线数量11?。所述超多输入编码器还为第一级编码处理矩阵设置
有优先级电路，用于当有多个输入信号同时有效时使优先级最高的有效信号传递到与第一级编码处理矩阵相连的后续电路。所述编码输入电路包括一个CMOS反相器和两个OD门。CMOS反相器的输入端与编码输入信号相连，CMOS反相器的输出端同时与两个OD门的信号输入端相连，两个OD门的输出端分别与该编码输入电路所连接的矩阵行信号线和矩阵列信号线上相连。所述通用编码电路为32-5编码电路或者16-4编码电路。所述32-5编码电路包括四个八三编码器ECD1、ECD2、ECD3和ECD4，还包括三个与门芯片AND1、AND2和AND3组成的两级与门；四个八三编码器E⑶1、E⑶2、E⑶3和E⑶4串联；ECT1和E⑶2还与ANDl连接，ECD3和ECD4还与AND2连接，ANDl和AND2还与AND3连接。所述16_4编码电路包括两个八三编码器E⑶I和E⑶2，还包括一个与门芯片ANDl ;两个八三编码器E⑶I和E⑶2串联；ECD1和ECD2还与ANDl连接。所述四个八三编码器ECD1、ECD2、ECD3和ECD4为TI公司的优先级编码器54HC148。所述的与门芯片AND1、AND2和AND3为TI公司的54HC08芯片。
[0031]为了更清楚地理解本实用新型的技术内容，特举编码输入信号数量为一兆(1048576)个，输出编码信号为20个，使用两级编码处理矩阵，4个通用编码电路实现的实施例进行详细说明。
[0032]图2为本实施例的超多输入编码器结构图。如图所示，为实现当有多个输入信号同时有效时使优先级最高的有效信号传递到第二级编码处理矩阵，为第一级编码处理矩阵设置了优先级电路。优先级电路包括优先级电路1、优先级电路I1、电子开关电路I和电子开关电路II。第一级编码处理矩阵连接一兆(1048576)个编码输入信号，输出1024个矩阵行信号线和1024个矩阵列信号线，分别连接到两个第二级编码处理矩阵的信号输入端。为实现当有多个输入信号同时有效时使优先级最高的有效信号传递到第二级编码处理矩阵，在输入信号与第一级编码处理矩阵之间设置有电子开关电路I，电子开关电路I受优先级电路I的控制，在第一级编码处理矩阵的列信号与第二级编码处理矩阵M2C1之间设置有电子开关电路II，电子开关电路II受优先级电路II控制。两个第二级编码处理矩阵均输出32根矩阵行信号线和32根矩阵列信号线，分别连接到4个通用编码电路。通用编码电路在此采用了 32-5编码器电路，每个通用编码电路输出5位编码输出信号，整个超多输入编码器输出20位的编码结果。
[0033]图3为第一级编码处理矩阵电路结构图。图4为连第二级编码处理矩阵与第一级编码处理矩阵的矩阵行信号线相连的编码处理矩阵电路结构图。图5位第二级编码处理矩阵与第一级编码处理矩阵的矩阵列信号线相连的编码处理矩阵电路结构图。由图可见，各个编码处理矩阵结构完全相同，只是矩阵单元数量不同，编码处理矩阵外部连接不同。现以图3为例进行讲解。
[0034]如图3所示，第一级编码处理矩阵包括一兆(1048576)个编码输入电路、1024根矩阵行信号线、1024根矩阵列信号线。一兆(1048576)个编码输入电路排列成1024行1024列矩阵，每个编码输入电路连接一个编码输入信号，连接所在矩阵的行和列的矩阵行信号线和矩阵列信号线。在本实施例中，编码输入电路的作用是将编码输入信号同相地传递到所连接的矩阵行信号线和矩阵列信号线上。每一根矩阵行信号线和矩阵列信号线均连接上拉电阻。
[0035]图6为编码输入电路的电路原理图。如图所示，编码输入电路包括一个CMOS反相器和两个OD门。CMOS反相器的输入连接编码输入信号，CMOS反相器的输出同时连接到两个所述的OD门的信号输入端上，两个OD门的输出分别连接到该编码输入电路所连接的矩阵行信号线和矩阵列信号线上。在本实施例中编码输入信号为低电平有效，该信号在经过CMOS反相器后，变为高电平有效，高电平有效时，OD门导通，OD门的输出为低电平。由此可见，经过编码输入电路后，编码输入信号已同相的形式传递到了矩阵行信号线和矩阵列信号线上。当编码输入信号为高电平时，CMOS反相器的输出为低电平，此时两个OD门均关闭，信号将不被传递到矩阵行信号线和矩阵列信号线上。[0036]下面来讲述编码处理矩阵的工作原理。当某个编码输入电路的输入信号为有效信号低电平时，则该低电平将传递到该编码输入电路所在行和列的矩阵行信号线和矩阵列信号线上，该编码输入电路所在行和列的矩阵行信号线和矩阵列信号线则为低电平，而如果某一行或列编码输入电路的输入信号中没有低电平，则该矩阵行信号线或矩阵列信号线为高电平。因此如果第5行第6列的编码输入电路的输入信号为低电平时，则第5根矩阵行信号线和第6根矩阵列信号线均为低电平。因此编码处理矩阵的输出信号中就携带了输入信号的信息。从而实现了编码处理。
[0037]下面以具体例子来讲述在本实施例中两级编码处理矩阵对信号的传递。假设第一级编码处理矩阵的第899行第599列的编码输入信号为低电平时，则899根矩阵行信号线和第599根矩阵列信号线均为低电平。第899根矩阵行信号线的低电平传递到第二级编码处理矩阵M2R1的第27行第3列编码输入电路的输入信号上，而M2R1的第27根矩阵行信号线和第3根矩阵列信号线为低电平。第一级编码处理矩阵的第矩阵599根列信号线传递到第二级编码处理矩阵M2C1的第17行第23列的编码输入电路上上，而M2C1的的第17行第23根列信号线为低电平，从而实现了编码处理。
[0038]当第一级编码处理矩阵有多个编码输入信号为低电平时，则M2R1和M2C1将至少有一根以上矩阵行信号线或矩阵列信号线为低电平。
[0039]图7为在本实施例中通用编码电路的电路原理图。该电路的功能是32-5编码，使用4个八三编码器串联，4个编码器的输出使用两级与门电路将12个编码输出引脚融合为5个编码输出引脚。
[0040]在本实施例中，选用了 TI公司的优先级编码器54HC148作为通用编码器，54HC148为八三编码器。该芯片的第10至13引脚和第I至4引脚分别为八个编码输入信号，第9、
6、7引脚为编码输出引脚，第5脚为使能输入引脚，第14脚和第15脚为输出的标志引脚，当第5引脚为高电平时，不管编码输入信号是什么，编码器的所有输出引脚均为高电平。当第5引脚为低电平时，54HC148芯片正常进行编码工作，54HC148芯片在正常编码时，第14脚和第15脚两个标志引脚输出电平状态完全相反。54HC148芯片的所有编码输入为低电平有效，当所有编码输入引脚均为高电平时，此时第14引脚输出高电平，第15引脚输出低电平，表示没有一个编码输入引脚有效。当编码输入引脚中至少有一个为有效电平时，第14引脚输出低电平，第15引脚输出高电平，表示编码输入引脚中至少有一个引脚为有效电平。54HC148芯片为优先级编码器，其优先级顺序为0、1、2、3、4、5、6、7，对应的引脚编号为10、11、12、13、1、2、3、4。优先级的含义是当有高优先级的引脚电平有效时，低优先级的电平状态将被忽略。例如当第10引脚即编码输入O有效时，不管其余编码输入引脚是什么电平，54HC148芯片按照编码输入O进行编码。54HC148芯片芯片的编码输出为二进制反码，当编码输入O有效时，编码输出引脚状态为HHH，其反码为LLL，代表O ;当编码输入I为最高优先级的有效电平时，编码输出为HHL，其反码为LLH，代表1，同理当编码输入5为最高优先级的有效电平时，编码输出为LHL，其反码为HLH，代表5。
[0041]在本实施例中，每个通用编码电路选用了 2级与门共3个与门芯片用作54HC148芯片输出引脚的融合。与门芯片选用了 TI公司的54HC08芯片，该芯片片内集成了 4个两输入与门，第1、2、3引脚为第一个与门的引脚，第1、2引脚为输入引脚，第3引脚为输出引脚；第4、5、6引脚为第二个与门的引脚，第4、5引脚为输入引脚，第6引脚为输出引脚;第8、9、10引脚为第三个与门的引脚，第9、10引脚为输入引脚，第8引脚为输出引脚；第11、12、13引脚为第四个与门的引脚，第12、13引脚为输入引脚，第11引脚为输出引脚。
[0042]在本实施例中，每个通用编码电路的电路结构图与图7完全相同，只是每个通用编码电路的输入输出连接不同，现以图7来讲解其编码原理，图中ECDl的八个编码输入引脚对应整个通用编码电路的编码输入O至7，E⑶2的八个编码输入引脚对应整个通用编码电路的编码输入9至16，E⑶3的八个编码输入引脚对应整个通用编码电路的编码输入16至23，E⑶I的八个编码输入引脚对应整个通用编码电路的编码输入24至31。ANDl用于将ECDl和ECD2融合为16-4编码器，AND2用于将ECD3和ECD4融合为16_4编码器，AND3将前级的两个16-4编码器融合为32-5编码器。
[0043]如图7所示，E⑶I的第5引脚接地，E⑶I的第15引脚连接E⑶2的第5引脚，E⑶2的第15引脚连接E⑶3的第5引脚，E⑶3的第15引脚连接E⑶4的第5引脚，E⑶4的第15引脚悬空。以此将4个编码器串联起来。有前文所述当54HC148的第5引脚为高电平时，54HC148芯片不进行编码工作，此时54HC148芯片的三个编码输出均为高电平，第14、15引脚均为高电平。由于E⑶I的第5引脚接地，所以E⑶I始终工作在编码状态。当E⑶I的编码输入引脚中有有效电平时，则第15引脚输出高电平，因此ECD2的第5脚输入高电平，E⑶2不工作在编码状态，E⑶2的第15脚也输出高电平，同样E⑶3的第5脚也是高电平，以此类推可以得出，当E⑶I的编码输入引脚中有有效电平时，E⑶2、E⑶3、E⑶4均不工作在编码状态。
[0044]当E⑶I的编码输入引脚中没有有效电平时，此时，根据前文所述，E⑶I的第15弓丨脚输出低电平，使能ECD2工作在编码状态，如果ECD2的编码输入引脚中有有效电平，则E⑶2的第15引脚输出高电平，从而禁止E⑶3工作在编码状态，而如果E⑶2的编码输入引脚没有有效电平是，ECD2的第15引脚将输出低电平，从而使能ECD3进入编码状态，以此类推，可以得出任一时刻E⑶1、E⑶2、E⑶3和E⑶4中仅有一个的编码输出引脚输出编码结果，而且ECD1、ECD2、ECD3和ECD4具有优先级顺序，其中ECDl的优先级最高，优先级顺序为ECD1、ECD2、ECD3 和 ECD4。
[0045]接下来再讲述编码输出引脚的融合。
[0046]根据前文所述，当54HC148芯片没有有效电平的编码输入引脚或被禁止进入编码状态时，编码输出引脚均为高电平。因此将多个54HC148芯片的编码输出引脚进行与运算，将四个编码器的编码输出引脚融合为编码结果的低3位。
[0047]现在来讲述E⑶I和E⑶2、E⑶3和E⑶4所组成的两个16_4编码如何产生编码结果的第4位。E⑶I和E⑶2、E⑶3和E⑶4所组成的两个16_4编码电路原理相同，现以E⑶I和ECD2为例进行阐述。当ECD2有编码输出引脚输出编码结果时，由前所述，ECDl没有输出编码结果。当有编码输出结果时54HC148的第14引脚输出低电平，而其余情况下均输出高电平，其反码为高电平。因此将ECD2的第14引脚作为16-4编码输出结果的第4位，同理，E⑶4的第14引脚作为16-4编码输出结果的第4位。再通过与门将两个16_4编码器的第4为融合为通用编码电路的第4位。
[0048]现在来讲述如何产生通用编码电路的第5位，当第5位为低电平时，由于是二进制反码，因此其含义为32-5通用编码电路的第16-31编码输入引脚有有效电平，因此可以将E⑶3和E⑶4的第14引脚相与作为整个32-5通用编码电路的第5位。[0049]图7中的ANDl、AND2和AND3就是根据上述原理进行后续逻辑处理将12个编码输出引脚融合为5个引脚。实现了 32-5编码。
[0050]现举例说明整个超多输入编码器的编码原理。如第899行第599列的编码输入信号为低电平时，第二级编码处理矩阵M2R1的第27根矩阵行信号线和第3根矩阵列信号线为低电平，第二级编码处理矩阵M2C1的第17矩阵行信号线第23根矩阵列信号线为低电平，则4个通用编码电路的编码结果为27、3、17、23，每个数字用5位二进制表示，从而实现了一兆(1048576)至20的编码。同理第一级编码处理矩阵的第200行第400列的编码信号为低电平，则4个通用编码电路的编码结果为5、8、11、16。
[0051]下面来讲述超多输入编码器的输入优先级，图9至12所示为优先级电路的电路图，在本实施例中，优先级的设置为编码输入信号O至1048575优先级逐级降低，编码输入信号INPUTO具有最高的优先级，编码输入信号INPUT1048575优先级最低。为实现严格的优先级，使用电子开关电路I控制编码输入信号的输入，电子开关电路I受优先级电路I控制，使用电子开关电路II控制第一级编码处理矩阵的矩阵列信号输出，受优先级电路II的控制。优先级电路I实现第一级编码处理矩阵的行优先级，即第O至1023行优先级逐级降低，第O行有最高的优先级，第1023行优先级最低。优先级电路II实现第一级编码处理矩阵的列优先级，即第O至1023列优先级逐级降低，第O列有最高的优先级，第1023列优先级最低。由于实现行优先级功能的电路控制了输入，控制点在第一级编码处理矩阵的前面，列优先级功能的电路在后面，如果不同行的编码输入信号同时有效，则行优先级低的有效编码输入信号无法进入第一级编码处理矩阵，所以行优先级更为优先，即不同行的编码输入信号，不管列优先级如何，具有更高行优先级的编码输入信号具有更高的优先级。同行不同列的编码输入信号，具有更高列优先级的编码输入信号具有更高的优先级。由此可实现编码输入信号O至1048575优先级逐级降低的逻辑功能。
[0052]现讲述行优先级的实现，如图11所示的电子开关电路I所示，电子开关电路I为由排列成1024*1024矩阵的电子开关组成，每一行电子开关由同一个使能信号控制，由第O行至1023行分别由EN0-EN1023信号控制，电子开关的逻辑为使能端为高电平时，编码输入信号能进入到第一级编码处理矩阵。图9所示为产生使能信号EN0-EN1023的逻辑电路，其输入信号为第一级编码处理矩阵的矩阵行信号线。其逻辑为当行优先级高的矩阵行信号线输出为有效信号低电平时，低优先级行的使能控制信号变为低电平(不让低优先级行的编码输入信号进入第一级编码处理矩阵)。如图9所示，第一行的使能控制信号永远为高电平，即第一行编码输入信号永远可以进入第一级编码处理矩阵；第二行的使能信号受第一级编码处理矩阵行信号线RO控制，当RO为低电平时MOS管导通，ENINl被拉低，当RO为高电平时MOS管关断，ENINl被拉高。第三行的使能信号受RO和Rl共同控制，当RO和Rl均为高电平时，两个MOS管均关断，ENIN2被拉高，当RO和Rl任一信号为低电平时，至少一个MOS管导通，ENIN2被拉低。同理ENIN3受RO至R2控制，当RO至R2均为高时，ENIN3被拉高，否则被拉低。同理ENIN1022受RO至R1021共同控制，ENIN1023受RO至R1022共同控制。由于第1023行具有最低优先级，所以R1023不控制任何一个使能信号。
[0053]列优先级的实现与行优先级的实现类似。只是列优先级的使能控制信号由C0-C1022控制产生，控制点选择在第一级编码处理矩阵的列信号输出端。图10和图12为列优先级电路。[0054]虽然结合附图对本实用新型的【具体实施方式】进行了详细地描述，但不应理解为对本专利的保护范围的限定。在权利要求书所描述的范围内，本领域技术人员不经创造性劳动即可做出的各种修改和变形仍属本专利的保护范围。
【权利要求】
1.一种超多输入编码器，其特征在于，包括η级编码处理矩阵，η为自然数；第i级编码处理矩阵数量为h个，i的取值范围为I至n，h为小于等于tl的自然数，第i级第j个编码处理矩阵命名为Mi j，j的取值范围为I至Ici ;编码处理矩阵Mij的矩阵行信号线数量为，矩阵列信号线数量为，其中和Hg均为自然数，编码处理矩阵Mij包括;2*1?+1?个编码输入电路，2mij+riij个编码输入电路排列成之ft4J行;2?列，每行编码输入电路同时连接编码处理矩阵的一根矩阵行信号线，每列编码输入电路同时连接编码处理矩阵的一根矩阵列信号线，每根矩阵行信号线分别连接；2%个编码输入电路，每根矩阵列信号线分别连接个编码输入电路；还包括X个通用编码电路，X为自然数；编码输入信号数量N为2的自然数次幂；编码输入信号与第一级编码处理矩阵相连；第一级编码处理矩阵至第η级编码处理矩阵依次相连，所述超多输入编码器还设置有停止因数s，s为大于等于2的自然数；当第i级第j个编码处理Mij的矩阵行信号线数量大于2s时，Mij的所有矩阵行信号都与第i+Ι级编码处理矩阵中的一个编码处理矩阵中的所述编码输入电路一一相连，且与Mij的所有矩阵行信号相连的第i+Ι级编码处理矩阵的编码输入电路数量为个，否则Mij的矩阵行信号都与一个通用编码电路相连，且该通用编码电路的编码输入信号数量至少为个；当第i级第j个编码处理Mij的矩阵列信号线数量21?大于2s时，Mij的矩阵列信号都与第i+Ι级编码处理矩阵中的一个编码处理矩阵中的所述编码 输入电路一一相连，且与Mij的所有矩阵行信号相连的第i+Ι级编码处理矩阵的编码输入电路数量为:2η?个，否则Mij的矩阵列信号都与一个通用编码电路相连，且该通用编码电路的编码输入信号数量至少为2nij个；第η级编码处理矩阵数量为kn个，kn为小于等于产1的自然数，第η级编码处理矩阵中的每一个编码处理矩阵的行信号线数量和列信号线数量均小于2s，第η级编码处理矩阵中的每一个编码处理矩阵的行信号线或列信号线分别与一个通用编码电路相连；与第η级第j个编码处理矩阵Mnj的矩阵行信号线相连的通用编码电路的编码输入信号大于等于Mnj的矩阵行信号线数量，与第η级第j个编码处理矩阵Mnj的矩阵列信号线相连的通用编码电路的编码输入信号大于等于Mnj的矩阵列信号线数量2?。
2.根据权利要求1所述的超多输入编码器，其特征在于:所述第i级编码处理矩阵的数量ki，ki等于；21-1 ;所述编码处理矩阵Mij的矩阵行信号线数量和矩阵列信号线数量1?满足条件:mi j和ni j之差大于等于-1小于等于I ;所述通用编码电路数量X等于2n ;所述停止因数s等于5 ;所述通用编码电路均与第η级编码处理矩阵相连，与第η级第j个编码处理矩阵Mnj的矩阵行信号线相连的通用编码电路的编码输入信号等于Mnj的矩阵行信号线数量!21?，与第η级第j个编码处理矩阵Mnj的矩阵列信号线相连的通用编码电路的编码输入信号等于Mnj的矩阵列信号线数量。
3.根据权利要求1所述的超多输入编码器，其特征在于:所述超多输入编码器还为第一级编码处理矩阵设置有优先级电路，用于当有多个输入信号同时有效时使优先级最高的有效信号传递到与第一级编码处理矩阵相连的后续电路。
4.根据权利要求1所述的超多输入编码器，其特征在于:所述编码输入电路包括一个CMOS反相器和两个OD门；CM0S反相器的输入端与编码输入信号相连，CMOS反相器的输出端同时与两个OD门的信号输入端相连，两个OD门的输出端分别与该编码输入电路所连接的矩阵行信号线和矩阵列信号线上相连。
5.根据权利要求1所述的超多输入编码器，其特征在于:所述通用编码电路为32-5编码电路或者16-4编码电路。
6.根据权利要求5所述的超多输入编码器，其特征在于:所述32-5编码电路包括四个八三编码器ECD1 、ECD2、ECD3和ECD4，还包括三个与门芯片AND1、AND2和AND3组成的两级与门；四个八三编码器ECD1、ECD2、ECD3和ECD4串联；ECD1和ECD2还与ANDl连接，ECD3和ECD4还与AND2连接，ANDl和AND2还与AND3连接。
7.根据权利要求5所述的超多输入编码器，其特征在于:所述16-4编码电路包括两个八三编码器E⑶I和E⑶2，还包括一个与门芯片ANDl ;两个八三编码器E⑶I和E⑶2串联；ECDl和ECD2还与ANDl连接。
8.根据权利要求6或7任一所述的超多输入编码器，其特征在于:所述四个八三编码器E⑶1、E⑶2、E⑶3和E⑶4为TI公司的优先级编码器54HC148。
9.根据权利要求6或7任一所述的超多输入编码器，其特征在于:所述的与门芯片AND1、AND2 和 AND3 为 TI 公司的 54HC08 芯片。
【文档编号】H03M7/04GK203504534SQ201320641495
【公开日】2014年3月26日 申请日期:2013年10月17日 优先权日:2013年10月17日
【发明者】颜福才, 吴昊, 张碧清 申请人:成都西科微波通讯有限公司