一种模数转换器输出信号处理系统及方法
【专利摘要】本申请公开了一种模数转换器输出信号处理系统及方法，中级处理模块将模数转换器输出的N-1个待处理有效位信号分别与参照有效位信号进行了异或运算处理，从而对N个有效位信号中可能携带的干扰信号进行了随机化处理，由于对干扰信号进行了随机化处理，使得从模数转换器输出的N个有效位信号中的干扰信号的功率大大减少，从而得到了信噪比较高的N-1个中级处理信号，再通过后级处理模块，将N-1个中级处理信号分别与参照有效位信号进行异或运算处理，得到N-1个后级处理信号，与上述N-1个待处理有效位信号相比，上述N-1个后级处理信号中所携带的干扰信号的功率较小，从而提高了模数转换器输出信号的信噪比。
【专利说明】一种模数转换器输出信号处理系统及方法
【技术领域】
[0001]本发明涉及信号处理【技术领域】，特别涉及一种模数转换器输出信号处理系统及方法。
【背景技术】
[0002]模数转换器作为一种将模拟信号转换成数字信号的电子元器件，被广泛应用于集成电路中。
[0003]然而，由于受到地耦合干扰信号等外部因素的影响，模数转换器输出的数字信号的频谱中常常夹杂着干扰信号的频点，从而降低了模数转换器输出信号的信噪比。
[0004]综上所述可以看出，如何提高模数转换器输出信号的信噪比是目前亟待解决的问题。
【发明内容】
[0005]有鉴于此，本发明的目的是提供一种模数转换器输出信号处理系统及方法，提高了模数转换器输出信号的信噪比。
[0006]一种模数转换器输出信号处理系统，包括中级处理模块和后级处理模块，所述中级处理模块包括N个中级输入管脚，N-1个异或门电路单元和N个中级输出管脚，所述N为不小于2的正整数，所述后级处理模块包括N个后级输入管脚，所述N个中级输入管脚通过N条中级信号输入线，分别与模数转换器的N个转换器输出管脚一一对应相连，所述N个中级输出管脚通过N条中级信号输出线，分别与所述N个后级输入管脚一一对应相连；
[0007]所述中级处理模块，用于通过所述N个中级输入管脚，接收从所述N条中级信号输入线中传输过来的N个有效位信号，所述N个有效位信号为，所述模数转换器通过所述N个转换器输出管脚，传输到所述N条中级信号输入线的信号，所述N个有效位信号包括一个参照有效位信号和N-1个待处理有效位信号，通过所述N-1个异或门电路单元，将所述N-1个待处理有效位信号分别与所述参照有效位信号进行异或运算处理，得到N-1个中级处理信号，通过所述N条中级信号输出线，向所述后级处理模块传输所述N-1个中级处理信号和所述参照有效位信号；
[0008]所述后级处理模块，用于通过所述N个后级输入管脚，接收所述N-1个中级处理信号和所述参照有效位信号，利用硬件描述语言，将所述N-1个中级处理信号分别与所述参照有效位信号进行异或运算处理，得到N-1个后级处理信号。
[0009]优选的，所述参照有效位信号为所述模数转换器输出的最低有效位信号。
[0010]优选的，所述后级处理模块为位于现场可编程门阵列中的时序逻辑电路模块，所述时序逻辑电路模块包括组合逻辑电路模块和存储电路模块，所述组合逻辑电路模块包括N-1个异或门电路单元，所述现场可编程门阵列包括输入输出块，所述输入输出块包括M个输入输出单元组，所述M为正整数。
[0011]优选的，所述存储电路模块为基于D型触发器构建的寄存器。
[0012]优选的，所述后级处理模块为位于复杂可编程逻辑器件中的组合逻辑电路模块，所述组合逻辑电路模块包括N-1个异或门电路单元。
[0013]优选的，所述时序逻辑电路模块将所述N-1个中级处理信号和所述参照有效位信号弓I入所述现场可编程门阵列中的同一个输入输出单元组。
[0014]优选的，所述硬件描述语言为超高速集成电路硬件描述语言或Verilog硬件描述语言。
[0015]优选的，所述N条中级信号输入线中的每一条中级信号输入线之间的长度相同。
[0016]优选的，所述N条中级信号输出线中的每一条中级信号输出线之间的长度相同。
[0017]一种模数转换器输出信号处理方法，其特征在于，应用于模数转换器，所述模数转换器包括N个转换器输出管脚，所述N为不小于2的正整数，所述N个转换器输出管脚通过N个中级信号输入线，分别与中级处理模块的N个中级输入管脚对应相连，所述中级处理模块的N个中级输出管脚通过N个中级信号输出线，分别与后级处理模块的N个后级输入管脚一一对应相连，所述方法包括:
[0018]所述中级处理模块通过所述N个中级输入管脚，接收从所述N条中级信号输入线中传输过来的N个有效位信号，所述N个有效位信号为，所述模数转换器通过所述N个转换器输出管脚，传输到所述N条中级信号输入线的信号，所述N个有效位信号包括一个参照有效位信号和N-1个待处理有效位信号，通过所述中级处理模块的N-1个异或门电路单元，将所述N-1个待处理有效位信号分别与所述参照有效位信号进行异或运算处理，得到N-1个中级处理信号，通过所述N条中级信号输出线，向所述后级处理模块传输所述N-1个中级处理信号和所述参照有效位信号；
[0019]所述后级处理模块通过所述N个后级输入管脚，接收所述N-1个中级处理信号和所述参照有效位信号，利用硬件描述语言，将所述N-1个中级处理信号分别与所述参照有效位信号进行异或运算处理，得到N-1个后级处理信号。
[0020]本发明的有益效果如下:
[0021]本发明中，中级处理模块将模数转换器输出的N-1个待处理有效位信号分别与参照有效位信号进行了异或运算处理，从而对N个有效位信号中可能携带的干扰信号进行了随机化处理，由于对干扰信号进行了随机化处理，使得从模数转换器输出的N个有效位信号中的干扰信号的功率大大减少，从而得到了信噪比较高的N-1个中级处理信号，再通过后级处理模块，将N-1个中级处理信号分别与参照有效位信号进行异或运算处理，得到N-1个后级处理信号，与上述N-1个待处理有效位信号相比，上述N-1个后级处理信号中所携带的干扰信号的功率较小，从而提高了模数转换器输出信号的信噪比。
【专利附图】
【附图说明】
[0022]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
[0023]图1为本发明公开的模数转换器输出信号处理系统应用示意图；
[0024]图2为本发明实施例一公开的模数转换器输出信号处理系统应用示意图；
[0025]图3为本发明实施例二公开的模数转换器输出信号处理系统应用示意图；
[0026]图4为本发明公开的模数转换器输出信号处理方法流程图。
【具体实施方式】
[0027]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0028]本发明公开了一种模数转换器输出信号处理系统，图1为该系统的应用示意图，该系统包括中级处理模块11和后级处理模块12，中级处理模块11包括N个中级输入管脚，N-1个异或门电路单元和N个中级输出管脚，N为不小于2的正整数，后级处理模块12包括N个后级输入管脚，N个中级输入管脚通过N条中级信号输入线，分别与模数转换器的N个转换器输出管脚一一对应相连，N个中级输出管脚通过N条中级信号输出线，分别与N个后级输入管脚一一对应相连。
[0029]中级处理模块11，用于通过N个中级输入管脚，接收从N条中级信号输入线中传输过来的N个有效位信号，N个有效位信号为，模数转换器通过N个转换器输出管脚，传输到N条中级信号输入线的信号，N个有效位信号包括一个参照有效位信号和N-1个待处理有效位信号，通过N-1个异或门电路单元，将N-1个待处理有效位信号分别与参照有效位信号进行异或运算处理，得到N-1个中级处理信号，通过N条中级信号输出线，向后级处理模块12传输N-1个中级处理信号和参照有效位信号。
[0030]后级处理模块12，用于通过N个后级输入管脚，接收N-1个中级处理信号和参照有效位信号，利用硬件描述语言，将N-1个中级处理信号分别与参照有效位信号进行异或运算处理，得到N-1个后级处理信号。
[0031]上述公开的模数转换器输出信号处理系统中，中级处理模块11将模数转换器输出的N-1个待处理有效位信号分别与参照有效位信号进行了异或运算处理，从而对N个有效位信号中可能携带的干扰信号进行了随机化处理，由于对干扰信号进行了随机化处理，使得从模数转换器输出的N个有效位信号中的干扰信号的功率大大减少，从而得到了信噪比较高的N-1个中级处理信号，再通过后级处理模块12，将N-1个中级处理信号分别与参照有效位信号进行异或运算处理，得到N-1个后级处理信号，与上述N-1个待处理有效位信号相比，上述N-1个后级处理信号中所携带的干扰信号的功率较小，从而提高了模数转换器输出信号的信噪比。
[0032]本发明实施例一公开了一种具体的模数转换器输出信号处理系统，图2为该系统的应用示意图，该系统的后级处理模块为位于FPGA(FPGA，Field-Programmable GateArray，即现场可编程门阵列)中的时序逻辑电路模块22，时序逻辑电路模块22中包括组合逻辑电路模块221和存储电路模块222，组合逻辑电路模块221中包括N个组合逻辑电路输入管脚和N-1个异或门电路单元，FPGA中包括1B (1B，Input Output Block，即输入输出块)，1B中包括有M个Bank，即包括有M个输入输出单元组，M为正整数，后级处理模块的N个后级输入管脚为上述组合逻辑电路模块221的N个组合逻辑电路输入管脚，该系统具体包括:
[0033]中级处理模块21，用于通过N个中级输入管脚，接收从N条中级信号输入线中传输过来的N个有效位信号，N个有效位信号包括一个最低有效位信号和N-1个待处理有效位信号，通过N-1个异或门电路单元，将N-1个待处理有效位信号分别与最低有效位信号进行异或运算处理，得到N-1个中级处理信号，通过N条中级信号输出线，向时序逻辑电路模块22传输N-1个中级处理信号和最低有效位信号。
[0034]时序逻辑电路模块22，用于通过上述N个后级输入管脚，接收N-1个中级处理信号和最低有效位信号，利用VHDL硬件描述语言(VHDL，Very-High-Speed Integrated CircuitHardware Descript1n Language，即超高速集成电路硬件描述语言)，将N-1个中级处理信号分别与最低有效位信号进行异或运算处理，得到N-1个后级处理信号。
[0035]时序逻辑电路模块22中还包括时钟信号输入管脚和时钟信号输入线，时序逻辑电路模块22通过时钟信号输入线，接收从模数转换器的时钟信号输出管脚中输出的时钟信号。
[0036]时序逻辑电路模块22的存储电路模块222为基于D型触发器构建的存储器，该存储器可以将采集到的数据存储起来，存储器能够存储的数据量的大小取决于组成存储器的D型触发器的个数，D型触发器的个数越多，存储器能够存储的数据就越多，当存储器中存储了适当长度的数据时，可以将该数据传输到如计算机等上位机，计算机通过对数据进行FFT运算(FFT，Fast Fourier Transformat1n，即快速傅里叶变换)，得到相应的频谱。
[0037]本实施例中，参照有效位信号为模数转换器输出的最低有效位信号，最低有效位信号是模数转换器输出的N个有效位信号中的第O位信号，即最低位信号，当然，参照有效位信号也可以是模数转换器输出的N个有效位信号中的其他有效位信号。
[0038]为了使时序逻辑电路模块22接收到的信号具有良好的同步性，时序逻辑电路模块22将N-1个中级处理信号和最低有效位信号引入FPGA中的同一个输入输出单元组，也即是，上述N个组合逻辑电路输入管脚是位于FPGA中的同一个输入输出单元组的，为了进一步提高时序逻辑电路模块22接收到的信号的同步性，上述N条中级信号输出线的每一条中级信号输出线之间的长度相同，为了使中级处理模块21接收到的N个有效位信号具有良好的同步性，上述N条中级信号输入线中的每一条中级信号输入线之间的长度相同。
[0039]为了尽量减少上述N条中级信号输入线或N条中级信号输出线中传输的信号在传输过程中受到的外界干扰，可以尽量减小每一条中级信号输入线或每一条中级信号输出线的长度，中级信号输入线或中级信号输出线的长度尽量控制在I毫米至5毫米的范围内。
[0040]另外，上述VHDL硬件描述语言也可以替换为其他类型的硬件描述语言，如Verilog硬件描述语言等。
[0041]实施例一公开的模数转换器输出信号处理系统中，后级处理模块为FPGA中的时序逻辑电路模块22，时序逻辑电路模块22中具有存储电路模块222，可以起到存储后级处理信号的作用，使得本系统具有记忆功能；另外，时序逻辑电路模块22将N-1个中级处理信号和最低有效位信号引入FPGA中的同一个输入输出单元组，有利于提高时序逻辑电路模块22根据时钟采集到的信号的同步性；其次，上述N条中级信号输出线的每一条中级信号输出线之间的长度相同，从而使得各个信号在中级信号输出线中传输时所花费的时间也是相同的，提高了时序逻辑电路模块22接收到的信号的同步性；再者，上述N条中级信号输入线中的每一条中级信号输入线之间的长度相同，从而使得各个信号在中级信号输入线中传输时所花费的时间也是相同的，提高了中级处理模块21接收到的信号的同步性；进一步的，上述每一条中级信号输入线或每一条中级信号输出线的长度较短，中级信号输入线或中级信号输出线的长度越短，信号在传输过程中受到外界干扰的程度自然也就越低，也即是减少了信号在中级信号输入线或中级信号输出线中传输时受到的外界干扰。
[0042]本发明实施例二公开了又一种具体的模数转换器输出信号处理系统，图3为该系统的应用示意图，相对于上一个实施例，本实施例的后级处理模块为位于CPLD(CPLD，Complex Programmable Logic Device，即复杂可编程逻辑器件)中的组合逻辑电路模块32，组合逻辑电路模块32中包括N个组合逻辑电路输入管脚和N-1个异或门电路单元，后级处理模块的N个后级输入管脚为上述组合逻辑电路模块32的N个组合逻辑电路输入管脚。该系统具体包括:
[0043]中级处理模块31，用于通过N个中级输入管脚，接收从N条中级信号输入线中传输过来的N个有效位信号，N个有效位信号包括一个最低有效位信号和N-1个待处理有效位信号，通过N-1个异或门电路单元，将N-1个待处理有效位信号分别与最低有效位信号进行异或运算处理，得到N-1个中级处理信号，通过N条中级信号输出线，向组合逻辑电路模块32传输N-1个中级处理信号和最低有效位信号。
[0044]组合逻辑电路模块32，用于通过上述N个组合逻辑电路输入管脚，接收N-1个中级处理信号和最低有效位信号，利用VHDL硬件描述语言，将N-1个中级处理信号分别与最低有效位信号进行异或运算处理，得到N-1个后级处理信号。
[0045]实施例二公开的模数转换器输出信号处理系统中，后级处理模块为CPLD中的组合逻辑电路模块32，CPLD是一种成本较低，且易于加密的可编程逻辑器件，从而本系统也具有成本较低和较安全的优点。
[0046]图4为本发明公开的模数转换器输出信号处理方法，该方法应用于模数转换器，模数转换器包括N个转换器输出管脚，N为不小于2的正整数，N个转换器输出管脚通过N个中级信号输入线，分别与中级处理模块的N个中级输入管脚对应相连，中级处理模块的N个中级输出管脚通过N个中级信号输出线，分别与后级处理模块的N个后级输入管脚——对应相连，该方法包括:
[0047]步骤S401:中级处理模块通过N个中级输入管脚，接收从N条中级信号输入线中传输过来的N个有效位信号，N个有效位信号为，模数转换器通过N个转换器输出管脚，传输到N条中级信号输入线的信号，N个有效位信号包括一个参照有效位信号和N-1个待处理有效位信号。
[0048]步骤S402:通过中级处理模块的N-1个异或门电路单元，将N_1个待处理有效位信号分别与参照有效位信号进行异或运算处理，得到N-1个中级处理信号。
[0049]步骤S403:通过N条中级信号输出线，向后级处理模块传输N_1个中级处理信号和参照有效位信号。
[0050]步骤S404:后级处理模块通过N个后级输入管脚，接收N-1个中级处理信号和参照有效位信号。
[0051]步骤S405:利用硬件描述语言，将参照有效位信号分别与N-1个中级处理信号进行异或运算处理，得到N-1个后级处理信号。
[0052]上述公开的模数转换器输出信号处理方法中，中级处理模块将模数转换器输出的N-1个待处理有效位信号分别与参照有效位信号进行了异或运算处理，从而对N个有效位信号中可能携带的干扰信号进行了随机化处理，由于对干扰信号进行了随机化处理，使得从模数转换器输出的N个有效位信号中的干扰信号的功率大大减少，从而得到了信噪比较高的N-1个中级处理信号，再通过后级处理模块，将N-1个中级处理信号分别与参照有效位信号进行异或运算处理，得到N-1个后级处理信号，与上述N-1个待处理有效位信号相比，上述N-1个后级处理信号中所携带的干扰信号的功率较小，从而提高了模数转换器输出信号的信噪比。
[0053]对所公开的实施例的上述说明，使本领域技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
【权利要求】
1.一种模数转换器输出信号处理系统，其特征在于，包括中级处理模块和后级处理模块，所述中级处理模块包括N个中级输入管脚，N-1个异或门电路单元和N个中级输出管脚，所述N为不小于2的正整数，所述后级处理模块包括N个后级输入管脚，所述N个中级输入管脚通过N条中级信号输入线，分别与模数转换器的N个转换器输出管脚一一对应相连，所述N个中级输出管脚通过N条中级信号输出线，分别与所述N个后级输入管脚一一对应相连； 所述中级处理模块，用于通过所述N个中级输入管脚，接收从所述N条中级信号输入线中传输过来的N个有效位信号，所述N个有效位信号为，所述模数转换器通过所述N个转换器输出管脚，传输到所述N条中级信号输入线的信号，所述N个有效位信号包括一个参照有效位信号和N-1个待处理有效位信号，通过所述N-1个异或门电路单元，将所述N-1个待处理有效位信号分别与所述参照有效位信号进行异或运算处理，得到N-1个中级处理信号，通过所述N条中级信号输出线，向所述后级处理模块传输所述N-1个中级处理信号和所述参照有效位信号； 所述后级处理模块，用于通过所述N个后级输入管脚，接收所述N-1个中级处理信号和所述参照有效位信号，利用硬件描述语言，将所述N-1个中级处理信号分别与所述参照有效位信号进行异或运算处理，得到N-1个后级处理信号。
2.根据权利要求1所述的模数转换器输出信号处理系统，其特征在于，所述参照有效位信号为所述模数转换器输出的最低有效位信号。
3.根据权利要求1所述的模数转换器输出信号处理系统，其特征在于，所述后级处理模块为位于现场可编程门阵列中的时序逻辑电路模块，所述时序逻辑电路模块包括组合逻辑电路模块和存储电路模块，所述组合逻辑电路模块包括N-1个异或门电路单元，所述现场可编程门阵列包括输入输出块，所述输入输出块包括M个输入输出单元组，所述M为正整数。
4.根据权利要求3所述的模数转换器输出信号处理系统，其特征在于，所述存储电路模块为基于D型触发器构建的寄存器。
5.根据权利要求1所述的模数转换器输出信号处理系统，其特征在于，所述后级处理模块为位于复杂可编程逻辑器件中的组合逻辑电路模块，所述组合逻辑电路模块包括N-1个异或门电路单元。
6.根据权利要求3或4所述的模数转换器输出信号处理系统，其特征在于，所述时序逻辑电路模块将所述N-1个中级处理信号和所述参照有效位信号引入所述现场可编程门阵列中的同一个输入输出单元组。
7.根据权利要求1至5任一项所述的模数转换器输出信号处理系统，其特征在于，所述硬件描述语言为超高速集成电路硬件描述语言或Verilog硬件描述语言。
8.根据权利要求1至5任一项所述的模数转换器输出信号处理系统，其特征在于，所述N条中级信号输入线中的每一条中级信号输入线之间的长度相同。
9.根据权利要求1至5任一项所述的模数转换器输出信号处理系统，其特征在于，所述N条中级信号输出线中的每一条中级信号输出线之间的长度相同。
10.—种模数转换器输出信号处理方法，其特征在于，应用于模数转换器，所述模数转换器包括N个转换器输出管脚，所述N为不小于2的正整数，所述N个转换器输出管脚通过N个中级信号输入线，分别与中级处理模块的N个中级输入管脚 对应相连，所述中级处理模块的N个中级输出管脚通过N个中级信号输出线，分别与后级处理模块的N个后级输入管脚一一对应相连，所述方法包括: 所述中级处理模块通过所述N个中级输入管脚，接收从所述N条中级信号输入线中传输过来的N个有效位信号，所述N个有效位信号为，所述模数转换器通过所述N个转换器输出管脚，传输到所述N条中级信号输入线的信号，所述N个有效位信号包括一个参照有效位信号和N-1个待处理有效位信号，通过所述中级处理模块的N-1个异或门电路单元，将所述N-1个待处理有效位信号分别与所述参照有效位信号进行异或运算处理，得到N-1个中级处理信号，通过所述N条中级信号输出线，向所述后级处理模块传输所述N-1个中级处理信号和所述参照有效位信号； 所述后级处理模块通过所述N个后级输入管脚，接收所述N-1个中级处理信号和所述参照有效位信号，利用硬件描述语言，将所述N-1个中级处理信号分别与所述参照有效位信号进行异或运算处理，得到N-1个后级处理信号。
【文档编号】H03M1/12GK104485958SQ201410624804
【公开日】2015年4月1日 申请日期:2014年11月7日 优先权日:2014年11月7日
【发明者】陈刚, 李坤贺, 宋方伟 申请人:绵阳市维博电子有限责任公司