本发明涉及一种失效保护(fail-safe)电路。
背景技术：
通常，失效保护电路采用单级PMOS晶体管，从而达到失效保护的功能。
但是，在采用具有单级PMOS晶体管失效保护电路时，控制电路中需要传输很多与失效保护电路的输出相关联的控制信号。因此，控制电路的结构非常复杂。并且，由于控制信号数量较多，在一些情况下，由于控制信号的不稳定，会出现信号泄漏的问题，进而导致失效保护电路工作在错误的条件下，例如，在断电情况下，需要额外增加传输门管(passgate)才能够避免不必要的泄漏。另外，传统的失效保护电路需要增加偏压PMOS晶体管对预驱动浮置N阱进行偏压，并且传统的多驱动方案需要采用大量的浮置PMOS晶体管来提供失效保护电路的输入。
针对相关技术中失效保护电路的设计缺陷导致容易出现误操作以及控制电路结构复杂的问题，目前尚未提出有效的解决方案。
技术实现要素：
针对相关技术中失效保护电路的设计缺陷导致容易出现误操作以及控制电路结构复杂的问题，本发明提出一种失效保护电路。
为了实现上述目的，根据本发明的一个方面，提供了一种失效保护电路。
(待权利要求内容基本确定后补充)
本发明通过采用多级PMOS晶体管的设计来减小控制电路的复杂度，并且防止失效保护电路出现误操作的问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据本发明实施例的失效保护电路的结构图；
图2至图6是图1所示的根据本发明实施例的失效保护电路工作在不同状态下时各个节点电位的示意图；
图7是根据本发明另一实施例的失效保护电路的结构图；
图8是实现本发明技术方案的计算机的示例性结构框图。
具体实施方式
在下文中将结合附图对本发明的示范性实施例进行描述。为了清楚和简明起见，在说明书中并未描述实际实施方式的所有特征。然而，应该了解，在开发任何这种实际实施例的过程中必须做出很多特定于实施方式的决定，以便实现开发人员的具体目标，例如，符合与系统及业务相关的那些限制条件，并且这些限制条件可能会随着实施方式的不同而有所改变。此外，还应该了解，虽然开发工作有可能是非常复杂和费时的，但对得益于本公开内容的本领域技术人员来说，这种开发工作仅仅是例行的任务。
在此，还需要说明的一点是，为了避免因不必要的细节而模糊了本发明，在附图中仅仅示出了与根据本发明的方案密切相关的装置结构和/或处理步骤，而省略了与本发明关系不大的其他细节。
根据本发明的实施例，提供了一种失效保护电路。
如图1所示，根据本发明实施例的失效保护电路包括：
第一NMOS晶体管N1，栅极连接至第一电压节点VDDPST，漏极连接至第一控制端PG1；
第一PMOS晶体管P1，栅极连接至第一NMOS晶体管N1的源极，源极连接至第一电压节点VDDPST；
第二PMOS晶体管P1，栅极连接至第二控制端PG2，源极连接至第一PMOS晶体管P1的漏极；
第三PMOS晶体管P3，栅极连接至第一PMOS晶体管P1的栅极，源极连接至第一电压节点VDDPST；
第四PMOS晶体管P4，源极连接至第三PMOS晶体管P3的漏极，并且进一步连接至第一PMOS晶体管P1的漏极和第二PMOS晶体管P2的源极；
第五PMOS晶体管P5，栅极连接至第一电压节点VDDPST，源极连接至第一PMOS晶体管P1的栅极；
第二NMOS晶体管N2，漏极连接至第二PMOS晶体管P2的漏极，源极连接至第二电压节点；
第三NMOS晶体管N3，漏极连接至第四PMOS晶体管P4的漏极并被配置为输出节点PAD，源极连接至第二电压节点。
并且，如图1所示，第一PMOS晶体管P1的漏极、第二PMOS晶体管P2的源极、第三PMOS晶体管P3的漏极和第四PMOS晶体管P4的源极均为浮置并且相互连，并且可以采用自偏压浮置N阱设计。
并且，第一PMOS晶体管P1的和第二PMOS晶体管P2的栅极连接至不同的控制节点，因此，根据本发明的失效保护电路对于预驱动PMOS晶体管采用了独立的栅极控制。
在图1所示的电路中，第一控制节点PG1可以连接至OEN_Z_18，第二控制节点PG2由预驱动I和OEN控制。
此外，第五PMOS晶体管可以称为FBKPMOS晶体管，用于在断电情况下跟踪输出节点PAD的电压，以防止沟道泄漏。
此外，第一NMOS晶体管N1可以称为传输门管，以防止断电状态下来自输出节点PAD的泄漏。
图2-图5示出了不同工作状态下失效保护电路的工作情况。
如图2所示，当根据本发明的失效保护电路工作在失效保护状态时，第一控制节点PG1、第二控制节点PG2、以及第一电压节点VDDPST均为0V，第一PMOS晶体管P1处于截止状态，第二PMOS晶体管P2处于导通状态(参见图2中虚线所示出的通路)。在这种情况下，第一PMOS晶体管P1的栅极电压pgate1与输出节点PAD的电压相同，均为1.8V，而导通的第二PMOS晶体管P2将浮置N阱(float)充电至1.8V。这样，图中所示的各个方向上均不会存在来自输出节点PAD的漏电，进而有效实现了失效保护功能。
如图3所示，在根据本发明的失效保护电路工作在输入和输出均为0的情况下，由于OEN＝0，所以第一控制节点PG1持续为0V，PG2和第二NMOS晶体管N2的栅极由I和OEN控制，且I＝0，由于第一PMOS晶体管P1导通，所以会将浮置N阱充电至1.8V，此时PAD＝0。
如图4所示，在根据本发明的失效保护电路工作在输入和输出均为1的情况下，OEN＝0，所以第一控制节点PG1持续为0，PG2和第二NMOS晶体管N2的栅极由I和OEN控制，且I＝1，此时，由于第一PMOS晶体管P1导通，所以会将浮置N阱充电至1.8V，此时PAD＝1.8V。
图5示出了根据本发明的失效保护电路工作在保持状态时，各个节点的点位情况。图6示出了根据本发明的失效保护电路工作在关闭持状态时，各个节点的点位情况。
参照图5和图6所示，当失效保护电路工作在保持状态和关闭状态时，I＝0，OEN＝1，第一控制节点PG1、第二控制节点PG2均为1.8V，第一PMOS晶体管P1的栅极电压为pgate1＝1.8-Vthn(其中，Vthn为NMOS晶体管的阈值电压)，第二NMOS晶体管N2的栅极NGATE电压为0，第一PMOS晶体管P1导通并将浮置N阱充电至1.8V。在图5中，当PAD＝0时，没有来自PAD的信号。在图6中，当PAD＝1.8时，由于浮置N阱被充电至1.8V，所以不会有来自PAD的漏电。
在上述实施例中，第一PMOS晶体管P1和第三PMOS晶体管P3构成了POP控制模块(简称为控制模块)，第二PMOS晶体管P2和第四PMOS晶体管P4构成了POP传输模块(简称为传输模块)。
实际上，传输模块的数量不仅局限于一个，其数量可以是2、3、4或者更多。
图7示出了当传输模块的数量为多个的情况下，根据本发明实施例的失效保护电路的结构。
在图7中示出了两个传输模块，其中一个传输模块由第二PMOS晶体管P2和第四PMOS晶体管P4组成，另一个传输模块(参见图7中的可重复单元A)则由第六PMOS晶体管P6和第七PMOS晶体管P7构成。
如图7所示，第六PMOS晶体管P6的源极连接至第一PMOS晶体管的漏极，漏极连接至第二PMOS晶体管的源极，栅极同样连接至第一NMOS晶体管的源极。
第七PMOS晶体管P7的源极连接至第三PMOS晶体管P3的漏极，漏极连接至第四PMOS晶体管P4的源极，栅极连接至第三PMOS晶体管P3的栅极。
在其他未示出的实施例中，图7中的可重复单元A的数量可以是多个，每个可重复单元A中均包括一对PMOS晶体管，其连接方式可以参照第六PMOS晶体管P6和第七PMOS晶体管P7的连接方式。
另外，在图7所示的实施例中，还示出了第四NMOS晶体管N4和第五NMOS晶体管N5。
其中，在可重复单元B中，第四NMOS晶体管N4连接在第五PMOS晶体管P5的漏极与第二NMOS晶体管N2的漏极之间，具体而言，第四NMOS晶体管N4的漏极连接至第五PMOS晶体管P5的漏极，源极连接至第二NMOS晶体管N2的漏极，栅极与NG1节点连接。
另外，在可重复单元B中，第五NMOS晶体管N5连接在第四PMOS晶体管P4的漏极与第三NMOS晶体管N3的漏极之间，具体而言，第五NMOS晶体管N5的漏极连接至第四PMOS晶体管P4的漏极，源极连接至第三NMOS晶体管N3的漏极，栅极与NG1节点连接至第三NMOS晶体管N3的栅极。
在其他未示出的实施例中，上述可重复单元B的数量同样可以是多个，每个可重复单元B中均包括一对NMOS晶体管，连接方式可以参照第四NMOS晶体管N4和第五NMOS晶体管N5的连接方式。
在其他未示出的实施例中，可重复单元A的数量为一个或多个，可重复单元B的数量为0；在其他未示出的实施例中，可重复单元A的数量为0，可重复单元B的数量为一个或多个。
在传输模块的数量为多个时，多个传输模块串联在控制模块、与并联的第二NMOS晶体管N2和第三NMOS晶体管N3之间。
并且，控制模块与相邻的传输模块之间为浮置状态。
综上所述，本发明通过采用多级PMOS晶体管的设计来减小控制电路的复杂度，并且防止失效保护电路出现误操作的问题。
以上结合具体实施例描述了本发明的基本原理，但是，需要指出的是，对本领域的普通技术人员而言，能够理解本发明的方法和装置的全部或者任何步骤或者部件，可以在任何计算装置(包括处理器、存储介质等)或者计算装置的网络中，以硬件、固件、软件或者它们的组合加以实现，这是本领域普通技术人员在阅读了本发明的说明的情况下运用它们的基本编程技能就能实现的。
因此，本发明的目的还可以通过在任何计算装置上运行一个程序或者一组程序来实现。所述计算装置可以是公知的通用装置。因此，本发明的目的也可以仅仅通过提供包含实现所述方法或者装置的程序代码的程序产品来实现。也就是说，这样的程序产品也构成本发明，并且存储有这样的程序产品的存储介质也构成本发明。显然，所述存储介质可以是任何公知的存储介质或者将来所开发出来的任何存储介质。
在通过软件和/或固件实现本发明的实施例的情况下，从存储介质或网络向具有专用硬件结构的计算机，例如图8所示的通用计算机800安装构成该软件的程序，该计算机在安装有各种程序时，能够执行各种功能等等。
在图8中，中央处理模块(CPU)801根据只读存储器(ROM)802中存储的程序或从存储部分808加载到随机存取存储器(RAM)803的程序执行各种处理。在RAM803中，也根据需要存储当CPU801执行各种处理等等时所需的数据。CPU801、ROM802和RAM803经由总线804彼此连接。输入/输出接口805也连接到总线804。
下述部件连接到输入/输出接口805：输入部分806，包括键盘、鼠标等等；输出部分807，包括显示器，比如阴极射线管(CRT)、液晶显示器(LCD)等等，和扬声器等等；存储部分808，包括硬盘等等；和通信部分809，包括网络接口卡比如LAN卡、调制解调器等等。通信部分809经由网络比如因特网执行通信处理。
根据需要，驱动器810也连接到输入/输出接口805。可拆卸介质811比如磁盘、光盘、磁光盘、半导体存储器等等根据需要被安装在驱动器810上，使得从中读出的计算机程序根据需要被安装到存储部分808中。
在通过软件实现上述系列处理的情况下，从网络比如因特网或存储介质比如可拆卸介质811安装构成软件的程序。
本领域的技术人员应当理解，这种存储介质不局限于图8所示的其中存储有程序、与装置相分离地分发以向用户提供程序的可拆卸介质811。可拆卸介质811的例子包含磁盘(包含软盘(注册商标))、光盘(包含光盘只读存储器(CD-ROM)和数字通用盘(DVD))、磁光盘(包含迷你盘(MD)(注册商标))和半导体存储器。或者，存储介质可以是ROM802、存储部分808中包含的硬盘等等，其中存有程序，并且与包含它们的装置一起被分发给用户。
还需要指出的是，在本发明的装置和方法中，显然，各部件或各步骤是可以分解和/或重新组合的。这些分解和/或重新组合应视为本发明的等效方案。并且，执行上述系列处理的步骤可以自然地按照说明的顺序按时间顺序执行，但是并不需要一定按照时间顺序执行。某些步骤可以并行或彼此独立地执行。
虽然已经详细说明了本发明及其优点，但是应当理解在不脱离由所附的权利要求所限定的本发明的精神和范围的情况下可以进行各种改变、替代和变换。而且，本申请的术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者装置中还存在另外的相同要素。