本发明涉及一种多路数字滤波器。
背景技术：
数字滤波器是数字信号处理中的一个常用的器件，可分为FIR(有限冲击响应)和IIR(无限冲击响应)两种，且有多种网络结构，如直接型，级联型等，其中一种新的格型(Lattice)结构的滤波器具有以下特点：(1)模块化结构便于实现高速并行处理；(2)一个n阶格型滤波器可以产生从1阶到n阶的n个横向滤波器的输出性能；(3)对有限字长的舍入误差不灵敏。由于这些优点，使得它在数字滤波器中已得到广泛应用。
目前，基于电路实现的数字滤波器存在的问题可归结为两类，一是，有效字长效应，因为数字滤波器的有关参数和运算过程中的结果都要存储在有限长的存储单元中，使得电路实现的滤波器与理想滤波器之间存在误差，影响滤波性能。二是，滤波器的实现一般需要大量的运算电路，特别是高阶次高精度的滤波器，资源消耗将会特别大，人们已提出了很多有效的方法来减少资源消耗，如并/串转换、乒乓结构、电路复用等，要针对不同的设计结构选用合适的方法。
技术实现要素：
针对上述的目前数字电路滤波器的问题，本发明的目的在于提供一种多路数字滤波器，基于格型结构设计，改善数字滤波器运算过程中的舍入或截尾对滤波性能的恶化；在多个数据流可采用同一滤波器的系统中，通过多输入多输出设计，充分复用电路，节约了硬件开销。
本发明涉及一种多路数字滤波器，包括：顺次连接的并/串转换器，滤波模块和串/并转换器；
所述并/串转换器中输入多路并行数据流，所述并/串转换器用于将所输入的多路低速并行数据流转换成为一路串行数据流；
所述滤波模块为格型滤波模块，用于对所述串行数据流进行滤波；
所述串/并转换器，用于将滤波后的串行数据流转化为多路并行数据流；
还包括控制模块，所述控制模块与所述并/串转换器、所述滤波模块以及所述串/并转换器相连接，所述控制模块用于产生数据选择信号和地址选择信号，所述数据选择信号用于控制数据流的并/串转换和串/并转换，以及所述地址选择信号的生成，所述地址选择信号用于选择所述滤波模块中的中间数据的存取地址。
具体的，所述滤波模块包括：
多个乘加器，每一个所述乘加器由一个乘法器和一个加法器组成，用于将一路所述并行数据流与所述滤波模块的系数经过乘法器相乘后，其结果与另一路所述并行数据流通过加法器相加；
多个存储器，所述多个存储器分别与所述多个乘加器相连接，用于存取所述乘加器的运算结果；
滤波器系数存储器，所述滤波器系数存储器与所述多个乘加器相连接，用于存储所述滤波模块的系数，分别输出给各个所述乘加器。
优选的，所述乘加器的数量为(3*n+1)个，其中n为所述滤波模块的阶数。
优选的，所述存储器为循环存取存储器，所述存储器的个数为n个，n为所述滤波模块的阶数，且每个所述存储器具有I个单元，I为输入的并行数据流的路数。
具体的，所述控制模块包括：
地址发生器，所述地址发生器与所述并/串转换器以及所述串/并转换器相连接，所述地址发生器用于产生数据选择信号，输出至所述并/串转换器、所述数据地址选择器和所述串/并转换器，所述数据选择信号用于控制数据流的并/串转换和串/并转换，以及所述地址选择信号的生成，所述地址发生器包括一个计数器，所述计数器根据输入的并行数据流的路数，用于实现内部循环计数；
数据地址选择器，所述数据地址选择器与所述地址发生器以及所述存储器相连接，根据所述数据选择信号，产生地址选择信号，用于选择所述滤波模块中的中间数据在所述存储器中的存取地址。
具体的，所述地址发生器的所述计数器的计数位宽i为log2I的向上取整，其中I为输入的并行数据流的路数，所述地址发生器的地址范围为0～(2i-1)。
本发明的多路数字滤波器由于采用了格型结构，使其对中间运算结果的舍入和截位不敏感，不受滤波器阶次和滤波器系数的限制。通过增加简单的控制逻辑和少量的存储单元实现了对多路数据流的滤波，使电路得到了充分复用，极大地节约了硬件开销，且输入并行数据流的路数越多，能复用的电路越多，也就越能节约的资源；本发明的滤波器不受滤波器的系数和阶次的限制，可根据滤波性能的需要灵活设置，可扩展性好，实用价值高。
附图说明
图1是本发明的多路数字滤波器的结构图；
图2是乘加器的结构示意图；
图3是存储器的结构示意图；
图4是二阶格型IIR滤波器的结构图。
具体实施方式
以下接合附图，对本发明的多路数字滤波器进行详细说明。
图1是本发明的多路数字滤波器的结构图，包括顺次连接的并/串转换器S1，滤波模块S3以及串/并转换器S4，以及同时与并/串转换器S1，滤波模块S3以及串/并转换器S4相连接的控制模块S2。
在并/串转换器S1中输入多路并行数据流(图示中为第一路至第I路)，并/串转换器S1将该并行数据流转换成一路高速串行数据流，所输入数据流为可采样同一滤波器滤波的数据，例如在单相计量中的三路(IA、IB和V)信号和三相计量中的六路(IA、VA、IB、VB、IC和VC)需通过同样的高通滤波器滤掉直流成分、各相功率(PA、PB和PC)需通过同样的低通滤波器滤掉交流成分、各路电流电压(IA、VA、IB、VB、IC和VC)需通过同样的取基波滤波器滤掉谐波成分等；且输入并行数据流的路数越多，能复用的电路越多，也就越能节约资源。
为了便于硬件处理，并行输入数据流最快的一路每输入一个数据，并/串转换器S1输出2i个数据，其中，i为log2I的向上取整，I为图示中并行输入数据流的路数，例如，输入并行数据流为三路(IA、IB和V)，即I＝3，log2I的向上取整i为2，并/串转换器S1的输出每4即22个数据中需插入一个无效数据。
并/串转换器S1根据输入的数据选择信号实现转换，例如，数据选择信号为0时，并/串转换器S1选择输出第一路数据，数据选择信号为(I-1)时，并/串转换器S1选择输出第I路数据，数据选择信号的范围为(I～(2i-1))时，并/串转换器S1输出无效数据“0”。
控制模块S2包括地址发生器S21和数据地址选择器S22，地址发生器S21与并/串转换器S1、串/并转换器S4和数据地址选择器S22相连接；数据地址选择器S22与滤波模块S3相连接。控制模块S2根据并/串转换器S1输入的并行数据流的路数，通过地址发生器S21产生数据选择信号，输出至并/串转换器S1和串/并转换器S4，用于控制数据流的并/串和串/并转换，通过数据地址选择器S22产生地址选择信号，输出至滤波模块S3，用于控制运算的中间数据在存储器中的存取。
具体的，地址发生器S21用于产生数据选择信号，这是通过内部循环计数实现的，该内部循环计数器的计数位宽i为log2I的向上取整，I为输入并行数据流的路数，地址发生器S21的地址范围为0～(2i-1)。
数据地址选择器S22基于地址发生器S21产生的数据选择信号，产生数据存取的地址选择信号，用于选择后述滤波模块S3中的中间数据在第一存储器至第M存储器中的存取地址。
滤波模块S3，基于对内部存储器的逻辑控制，用格型滤波模块实现多路数据流滤波功能；包括相互连接的多个乘加器S31和多个存储器S32，还包括滤波器系数存储器S33。滤波器系数存储器S33与多个乘加器S31相连接，数据地址选择器S22与多个存储器S32相连接。以下接合图1、图2、图3对滤波模块S3进行详细说明。
图2为乘加器S31的结构示意图，乘加器S31由一个乘法器和一个加法器构成，一路输入数据X1与滤波器系数K经过乘法器相乘后，结果与另一输入数据X2通过加法器相加，输出结果Y；一个n阶格型滤波器需要(3*n+1)个乘加器，该滤波器系数K存储在滤波器系数存储器S33中。
图3为存储器S32的结构示意图，存储器S32根据数据地址选择器S22的地址选择信号，存储滤波器的中间运算结果。存储器S32进行的是循环存取，存取操作地址由数据地址选择器S22产生的地址选择信号决定，且在同一个采样时间内，对同一地址先取出数据给下一个乘加器，后存入上一个乘加器输出的数据；存储器的个数由格形滤波的阶次决定，n阶格型滤波器需要n个存储器，每个存储器有I个单元，I为输入并行数据流的路数，例如一个二阶滤波器，并行数据流为是四路，则共需要2个存储器，每个存储器需要4个单元。
接下来，结合图4对本发明的多路数字滤波器进行详细说明。图4是二阶格型IIR滤波器的结构图。滤波器系数[K1,K2,V1,V2,V3]由MATLAB设计得到，若需要对三路并行数据流实现滤波，并/串转换器S1依次输出为x1、x2、x3和无效数据0，输入到模块S3，经过两个乘加器后依次得到m1、m2、m3和无效数据0，m1到达第一存储器时，先从第一存储器的第一个单元取出上一轮的存储数据，然后再存入当前值m1到该单元，存和取要在一个采样时间内完成，要注意的是，无效数据0是没有对应的存储单元的，直接存入一个无效地址，取出时直接输出0，每个数据对应的存储地址由数据地址选择器S2控制的；对第二存储器采用类似的操作，最终依次输出滤波结果y1、y2、y3和无效数据0。图4中的虚线框中，加法器的一个输入为0，与乘法器一起等效为一个乘加器。
串/并转换器S4，与并/串转换器S1的功能向反，用于把滤波后的串行数据流转换成多路并行数据流，所输出的并行数据流的路数与输入的并行数据流的路数一致，所以要扔掉滤波后的串行数据流中的无效数据。
这样，本发明的多路数字滤波器基于格型结构设计，改善数字滤波器运算过程中的舍入或截尾对滤波性能的恶化；在多个数据流可采用同一滤波器的系统中，通过多输入多输出设计，充分复用电路，节约了硬件开销。
以上实施例仅供说明发明之用，而非对发明限制，有关技术领域的技术人员，在不脱离本发明的精神和范围的情况下，还可以作出各种变换或变型，因此所有等同的技术方案也应该属于本发明的范畴，应由各权利要求所限定。