锁存器和分频器的制作方法

本发明涉及数字电路领域，尤其涉及一种锁存器和分频器。

背景技术：

随着移动通信技术的迅速发展，提高移动通信终端射频电路的速度、降低射频电路的功耗成为现有移动通信技术研究的热点。

二分频电路作为分频器电路的基本模块，是射频电路的关键电路之一。高速二分频器电路由两级锁存器电路构成，其中任一锁存器电路均为另一锁存器电路的后级单元。现有的高速二分频器电路中，基于Razavi结构的二分频器电路以其速度快、功耗低的优点，已经得到广泛应用。

但是，现有的基于Razavi结构的二分频器电路中，不论是在静态工作条件下，还是在动态工作条件下，二分频器电路中的锁存器电路的电源与地线之间存在电流通路，导致现有的基于Razavi结构的二分频器电路的锁存器存在功耗较大的问题。

技术实现要素：

本发明实施例解决的问题是如何降低Razavi结构的二分频器电路的锁存器功耗。

为解决上述问题，本发明实施例提供一种锁存器，包括：耦接于电源和地线之间的第一逻辑单元，与所述第一逻辑单元结构对称的第二逻辑单元，以及第一前馈控制单元，其中：

所述第一逻辑单元包括第一输入端、第一输出端，所述第二逻辑单元包括第二输入端、第二输出端；

所述第一前馈控制单元，适于控制所述电源与地线之间的电流通路断开，包括：

第一时钟信号输入端，适于输入第一时钟信号；

第三输出端，与所述第一输出端耦接；

至少两个前馈控制端，其中至少一个前馈控制端与所述第一输入端或所述第二输入端耦接。

可选的，所述锁存器还包括：第二前馈控制单元，适于控制电源与地线之间的电流通路断开，且与所述第一前馈控制单元所控制的电流通路不同，所述第二前馈控制单元包括：

第二时钟信号输入端，适于输入第二时钟信号；

第四输出端，与所述第二输出端耦接；

至少两个前馈控制端，其中至少一个前馈控制端与所述第二输入端或所述第一输入端耦接。

可选的，所述第一逻辑单元包括第三晶体管以及第五晶体管，所述第二逻辑单元包括第四晶体管以及第六晶体管，其中：

所述第三晶体管，漏极与所述第一输出端耦接，源极与地线耦接，栅极与所述第二输出端耦接；

所述第五晶体管，漏极与所述第一输出端耦接，源极与地线耦接，栅极与所述第一输入端耦接；

所述第四晶体管，漏极与所述第二输出端耦接，源极与地线耦接，栅极与所述第一输出端耦接；

所述第六晶体管，漏极与所述第二输出端耦接，源极与地线耦接，栅极与所述第二输入端耦接。

可选的，所述第一前馈控制单元包括第一前馈控制端以及第二前馈控制端，包括：耦合连接的第一晶体管、第七晶体管以及第九晶体管。

可选的，所述第一晶体管为PMOS管，源极与所述第七晶体管的漏极耦接，漏极与所述第九晶体管的源极耦接，栅极为所述第一时钟信号输入端；

所述第七晶体管为PMOS管，源极与所述电源耦接，栅极为所述第一前馈控制端；

所述第九晶体管为PMOS管，栅极为所述第二前馈控制端，漏极为所述第三输出端，所述第一前馈控制端与所述第二前馈控制端均与所述第一输入端耦接。

可选的，所述第一晶体管为PMOS管，源极与所述第七晶体管的源极耦接，漏极与所述第九晶体管的漏极耦接，栅极为所述第一时钟信号输入端；

所述第一晶体管为PMOS管，源极与所述第七晶体管的源极耦接，漏极与所述第九晶体管的源极耦接，栅极为所述第一时钟信号输入端；

所述第九晶体管为NMOS管，栅极为所述第二前馈控制端，源极为所述第三输出端，所述第一前馈控制端与所述第二前馈控制端均与所述第二输入端耦接。

可选的，所述第一晶体管为PMOS管，源极与所述第七晶体管的漏极耦接，漏极与所述第九晶体管的漏极耦接，栅极为所述第一时钟信号输入端；

所述第七晶体管为PMOS管，源极与所述电源耦接，栅极为所述第一前馈控制端，所述第一前馈控制端与所述第一输入端耦接；

所述第九晶体管为NMOS管，栅极为所述第二前馈控制端，源极为所述第三输出端，所述第二前馈控制端与所述第二输入端耦接。

可选的，如权利要求4所述的锁存器，其特征在于，所述第一晶体管为PMOS管，源极与所述第七晶体管的源极耦接，漏极与所述第九晶体管的源极耦接，栅极为所述第一时钟信号输入端；

所述第七晶体管为NMOS管，漏极与所述电源耦接，栅极为所述第一前馈控制端，所述第一前馈控制端与所述第二输入端耦接；

所述第九晶体管为PMOS管，漏极为所述第三输出端，栅极为所述第二前馈控制端，所述第二前馈控制端与所述第一输入端耦接。

可选的，所述第一晶体管为PMOS管，源极与所述电源耦接，栅极与所述第九晶体管的源极耦接，漏极与所述第七晶体管的漏极耦接；

所述第七晶体管为PMOS管，栅极为所述第一前馈控制端，漏极为所述第三输出端；

所述第九晶体管为PMOS管，栅极为所述第二前馈控制端，源极为所述第一时钟信号输入端，所述第一前馈控制端与所述第二前馈控制端均与所述第一输入端耦接。

可选的，所述第一晶体管为PMOS管，源极与所述电源耦接，栅极与所述第九晶体管的源极耦接，漏极与所述第七晶体管的漏极耦接；

所述第七晶体管为NMOS管，栅极为所述第一前馈控制端，源极为所述第三输出端；

所述第九晶体管为NMOS管，栅极为所述第二前馈控制端，漏极为所述第一时钟信号输入端，所述第一前馈控制端与所述第二前馈控制端均与所述第二输入端耦接。

可选的，所述第一晶体管为PMOS管，源极与所述第七晶体管的源极耦接，栅极与所述第九晶体管的源极耦接，漏极为所述第三输出端；

所述第七晶体管为NMOS管，栅极为所述第一前馈控制端，漏极与所述电源耦接；

所述第九晶体管为NMOS管，栅极为所述第二前馈控制端，漏极为所述第一时钟信号输入端，所述第一前馈控制端与所述第二前馈控制端均与所述第二输入端耦接。

可选的，所述第一晶体管为PMOS管，源极与所述第七晶体管的漏极耦接，栅极与所述第九晶体管的漏极耦接，漏极为所述第三输出端；

所述第七晶体管为PMOS管，栅极为所述第一前馈控制端，源极与所述电源耦接；

所述第九晶体管为PMOS管，栅极为所述第二前馈控制端，源极为所述第一时钟信号输入端，所述第一前馈控制端与所述第二前馈控制端均与所述第一输入端耦接。

可选的，所述第一晶体管为PMOS管，源极与所述电源耦接，栅极与所述第九晶体管的漏极耦接，漏极与所述第七晶体管的源极耦接；

所述第七晶体管为PMOS管，栅极为所述第一前馈控制端且与低电平耦 接，漏极为所述第三输出端；

所述第九晶体管为PMOS管，源极为所述第一时钟信号输入端，栅极为所述第二前馈控制端且与所述第一输入端耦接。

可选的，所述第二前馈控制单元包括第三前馈控制端以及第四前馈控制端，包括：耦合连接的第二晶体管、第八晶体管以及第十晶体管。

可选的，所述第二晶体管为PMOS管，源极与所述第八晶体管的漏极耦接，漏极与所述第十晶体管的源极耦接，栅极为所述第二时钟信号输入端；

所述第八晶体管为PMOS管，源极与所述电源耦接，栅极为所述第三前馈控制端；

所述第十晶体管为PMOS管，栅极为所述第四前馈控制端，漏极为所述第四输出端，所述第三前馈控制端与所述第四控制端均与所述第二输入端耦接。

可选的，所述第二晶体管为PMOS管，源极与所述第八晶体管的源极耦接，漏极与所述第十晶体管的漏极耦接，栅极为所述第二时钟信号输入端；

所述第八晶体管为NMOS管，漏极与所述电源耦接，栅极为所述第三前馈控制端；

所述第十晶体管为NMOS管，栅极为所述第四前馈控制端，源极为所述第四输出端，所述第三前馈控制端与所述第四控制端均与所述第一输入端耦接。

可选的，所述第二晶体管为PMOS管，源极与所述第八晶体管的漏极耦接，漏极与所述第十晶体管的漏极耦接，栅极为所述第二时钟信号输入端；

所述第八晶体管为PMOS管，源极与所述电源耦接，栅极为所述第三前馈控制端，所述第三前馈控制端与所述第二输入端耦接；

所述第十晶体管为NMOS管，栅极为所述第四前馈控制端，源极为所述第四输出端，所述第四前馈控制端与所述第一输入端耦接。

可选的，所述第二晶体管为PMOS管，源极与所述第八晶体管的源极耦接，漏极与所述第十晶体管的源极耦接，栅极为所述第二时钟信号输入端；

所述第八晶体管为NMOS管，漏极与所述电源耦接，栅极为所述第三前馈控制端，所述第三前馈控制端与所述第一输入端耦接；

所述第十晶体管为PMOS管，栅极为所述第四前馈控制端，漏极为所述第四输出端，所述第四前馈控制端与所述第二输入端耦接。

可选的，所述第二晶体管为PMOS管，源极与所述电源耦接，栅极与所述第十晶体管的漏极耦接，漏极与所述第八晶体管的源极耦接；

所述第八晶体管为PMOS管，栅极为所述第三前馈控制端，漏极为所述第四输出端；

所述第十晶体管为PMOS管，栅极为所述第四前馈控制端，源极为所述第二时钟信号输入端，所述第三前馈控制端与所述第四前馈控制端均与所述第二输入端耦接。

可选的，所述第二晶体管为PMOS管，源极与所述电源耦接，栅极与所述第十晶体管的源极耦接，漏极与所述第八晶体管的漏极耦接；

所述第八晶体管为NMOS管，栅极为所述第三前馈控制端，源极为所述第四输出端；

所述第十晶体管为NMOS管，栅极为所述第四前馈控制端，漏极为所述第二时钟信号输入端，所述第三前馈控制端与所述第四前馈控制端均与所述第一输入端耦接。

可选的，所述第二晶体管为PMOS管，源极与所述第八晶体管的源极耦接，栅极与所述第十晶体管的源极耦接，漏极为所述第四输出端；

所述第八晶体管为NMOS管，栅极为所述第三前馈控制端，漏极与所述电源耦接；

所述第十晶体管为NMOS管，栅极为所述第四前馈控制端，漏极为所述第二时钟信号输入端，所述第三前馈控制端与所述第四前馈控制端均与所述第一输入端耦接。

可选的，所述第二晶体管为PMOS管，源极与所述第八晶体管的漏极耦接，栅极与所述第十晶体管的漏极耦接，漏极为所述第四输出端；

所述第八晶体管为PMOS管，栅极为所述第三前馈控制端，源极与所述电源耦接；

所述第十晶体管为PMOS管，栅极为所述第四前馈控制端，源极为所述第二时钟信号输入端，所述第三前馈控制端与所述第四前馈控制端均与所述第二输入端耦接。

可选的，所述第一前馈控制单元中的至少一个前馈控制端与所述第一输入端耦接，其余前馈控制端与地线耦接；所述第二前馈单元中的至少一个前馈控制端与所述第二输入端耦接，其余前馈控制端与地线耦接；

或，所述第一前馈控制单元中的至少一个前馈控制端与所述第二输入端耦接，其余前馈控制端与地线耦接所述第二前馈控制单元中的至少一个前馈控制端与所述第一输入端耦接，其余前馈控制端与地线耦接。

本发明实施例还提供了一种分频器，包括至少连个上述任一种所述的锁存器，其中，所述锁存器中的任一锁存器的第一输入端和第二输入端分别与另一锁存器的第一输出端和第二输出端耦接。

与现有技术相比，本发明实施例的技术方案具有以下优点：

通过第一前馈控制单元，控制电源、第一逻辑单元与地线之间的电流通路断开，切断第一逻辑单元、电源与地线之间的电流通路，从而可以降低锁存器的静态功耗。

通过第一前馈控制单元控制电源、第一逻辑单元与地线之间的电流通路断开，通过第二前馈控制单元控制电源、第二逻辑单元与地线之间的电流通路断开，电源对第二输出端充电，第一输出端对地线放电，在进一步降低锁存器静态功耗的同时，消除锁存器中的动态交流电流，从而降低交流动态功耗。

附图说明

图1是现有的一种Razavi结构二分频器电路结构示意图；

图2是图1中二分频器电路的锁存器的电路结构示意图；

图3是本发明实施例中的一种锁存器的结构示意图；

图4是本发明实施例中的一种锁存器的电路结构示意图；

图5是本发明实施例中的另一种锁存器的电路结构示意图；

图6是本发明实施例中的又一种锁存器的电路结构示意图；

图7是本发明实施例中的又一种锁存器的电路结构示意图；

图8是本发明实施例中的又一种锁存器的电路结构示意图；

图9是本发明实施例中的又一种锁存器的电路结构示意图；

图10是本发明实施例中的又一种锁存器的电路结构示意图；

图11是本发明实施例中的又一种锁存器的电路结构示意图；

图12是本发明实施例中的又一种锁存器的电路结构示意图；

图13是本发明实施例中的又一种锁存器的电路结构示意图；

图14是本发明实施例中的又一种锁存器的电路结构示意图；

图15是本发明实施例中的又一种锁存器的电路结构示意图；

图16是本发明实施例中的又一种锁存器的电路结构示意图；

图17是本发明实施例中的又一种锁存器的电路结构示意图；

图18是本发明实施例中的又一种锁存器的电路结构示意图；

图19是本发明实施例中的又一种锁存器的电路结构示意图；

图20是本发明实施例中的又一种锁存器的电路结构示意图；

图21是本发明实施例中的又一种锁存器的电路结构示意图；

图22是本发明实施例中的又一种锁存器的电路结构示意图；

图23是本发明实施例中的又一种锁存器的电路结构示意图；

图24是本发明实施例中的又一种锁存器的电路结构示意图。

具体实施方式

参照图1，给出了现有技术中的一种高速二分频器，包括锁存器101和102。

锁存器101与锁存器102均为D触发器，D端以及Dn端均为输入端，Q端及Qn端均为输出端。锁存器101的时钟信号输入端CLK输入时钟信号CK，锁存器102的时钟信号输入端CLK输入时钟信号CKb，且时钟信号CK与时钟信号CKb反相。

锁存器101的D端与锁存器102的Qn端耦接，Q端与锁存器102的D端耦接，Dn端与锁存器102的Q端耦接，Qn端与锁存器102的Dn端耦接。即：锁存器101的输入端与锁存器102的输出端分别耦接，锁存器101的输出端与锁存器102的输入端分别耦接，锁存器101与锁存器102互为前后级。

图2示出了实现占空比为25％的分频信号的高速二分频器中的锁存器的电路结构示意图。所述锁存器包括：第一逻辑单元201、第二逻辑单元202、第一控制单元203以及第二控制单元204，其中：

第一逻辑单元201与第二逻辑单元202耦接于电源VREF_1和地线VREF_2之间，且二者电路结构对称；

第一控制单元203耦接于第一逻辑单元201与电源VREF_1之间，包括时钟信号输入端CLK1。第二控制单元204耦接于第二逻辑单元202与电源VREF_1之间，包括时钟信号输入端CLK2。第一控制单元203的时钟信号输入端CLK1与第二控制单元204的时钟信号输入端CLK2均可以输入高电平信号VREF_3以及低电平信号VREF_4。

第一逻辑单元201包括第一信号输入端D以及第一信号输出端Qn，第二逻辑单元包括第二信号输入端Dn以及第二信号输出端Q。

第一控制单元203包括第一晶体管M1，第二控制单元204包括第二晶体管M2，第一逻辑单元201包括第三晶体管M3和第五晶体管M5，第二逻辑单元202包括第四晶体管M4和第六晶体管M6。其中，第一晶体管M1和第二晶体管M2为PMOS管，第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6均为NMOS管。

第一晶体管M1和第二晶体管M2的源极分别与电源VREF_1耦接，第一晶体管M1的漏极分别与第三晶体管M3和所述第五晶体管M5的漏极，以及第一输出端Qn和第四晶体管M4的栅极耦接。第二晶体管M2的漏极分别与 第四晶体管M4和第六晶体管M6的漏极，以及第二输出端Q和第三晶体管M3的栅极耦接。第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6的源极与地线VREF_2耦接。

当第一时钟信号输入端CLK1和第二时钟信号输入端CLK2均为低电平VREF_4时，第一晶体管M1和第二晶体管M2导通，电源VREF_1与第一输出端Qn以及第二输出端Q之间存在通路。第五晶体管M5和第六晶体管M6分别感应到第一输入端D和第二输入端Dn的电平差值，在第三晶体管M3和第四晶体管M4的作用下分别在第二输出端Q和第一输出端Qn放大输出，确保第二输出端Q/第一输出端Qn端口的电平分别接近VREF_1/VREF_2电平。

当第一时钟信号输入端CLK1和第二时钟信号输入端CLK2均为高电平VREF_3时，第一晶体管M1和第二晶体管M2截止，电源VREF_1到第一输出端Qn/第二输出端Q的通路断开。锁存器电路的第一输出端Qn通过第五晶体管M5放电，确保第一输出端Qn的电平接近地线VREF_2。锁存器电路的第二输出端Q通过第六晶体管M6放电，确保第二输出端Q的电平接近地线VREF_2。

当向第一输入端D输入高电平，并向第二输入端Dn输入低电平时，第五晶体管M5导通，而第六晶体管M6截止，同时使得第三晶体管M3导通，第四晶体管M4截止。此时，存在电源VREF_1、第一晶体管M1、第三晶体管M3/第五晶体管M5至地线VREF_2的直流通路，因此，锁存器存在直流功耗。

而动态条件下，锁存器为锁存状态。当CLK1与CLK2均为低电平VREF_4时，第一晶体管M1与第二晶体管M2均导通，对应锁存器电路也存在电源VREF_1到地线VREF_2的电流通路，增加了锁存器的动态功耗。

从上述内容中可知，现有技术中应用于高速二分频器中的锁存器在静态工作条件下和动态工作条件下分别存在静态功耗和动态功耗，严重制约了高速二分频器的应用。

在本发明实施例中，通过第一前馈控制单元，控制电源、第一逻辑单元 与地线之间的电流通路断开，或控制电源、第二逻辑单元与地线之间的电流通路断开，切断电源与地线之间的电流通路，从而可以降低锁存器的功耗。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

本发明实施例中的一种锁存器的结构示意图。锁存器30包括：第一逻辑单元301、第二逻辑单元302以及第一前馈控制单元303，且第一逻辑单元301与第二逻辑单元302结构对称，第一前馈控制单元303可以控制电源与地线之间的电流通路断开。

第一逻辑单元301可以包括第一输入端、第一输出端，第二逻辑单元302可以包括第二输入端、第二输出端。第一前馈控制单元303可以包括第一时钟信号输入端、第三输出端以及至少两个前馈控制端，其中：

第一时钟信号输入端适于输入第一时钟信号；第三输出端与第一输出端耦接，前馈控制端中的至少一个前馈控制端与第一输入端耦接，或与第二输入端耦接。

由此可见，通过第一前馈控制单元，控制电源、第一逻辑单元与地线之间的电流通路断开，或控制电源、第二逻辑单元与地线之间的电流通路断开，切断电源与地线之间的电流通路，从而可以降低锁存器的功耗。

在具体实施中，锁存器30还可以存在第二前馈控制单元，适于控制电源与地线之间的电流通路断开，且与第一前馈控制单元303所控制的电流通路不同。

在本发明实施例中，第二前馈控制单元可以包括：第二时钟信号输入端、第四输出端以及至少两个前馈控制端，其中：

第二时钟信号输入端，适于输入第二时钟信号；

第四输出端，与所述第二输出端耦接；

前馈控制端中的至少一个前馈控制端与第二输入端耦接，或与第一输入端耦接。

在锁存器30同时包括第一前馈控制单元以及第二前馈控制单元时，锁存 器30的内部连接关系可以包括以下两种情形：

1)第一前馈控制单元的第一时钟信号输入端输入第一时钟信号，第三输出端与第一输出端耦接，前馈控制端中的至少一个前馈控制端与第一输入端耦接，其余前馈控制端与地线耦接；第二前馈控制单元的第二时钟信号输入端输入第二时钟信号，第四输出端与第二输出端耦接，前馈控制端中的至少一个前馈控制端与第二输入端耦接，其余前馈控制端与地线耦接；

2)第一前馈控制单元的第一时钟信号输入端输入第一时钟信号，第三输出端与第一输出端耦接，前馈控制端中的至少一个前馈控制端与第二输入端耦接，其余前馈控制端与地线耦接；第二前馈控制单元的第二时钟信号输入端输入第二时钟信号，第四输出端与第二输出端耦接，前馈控制端中的至少一个前馈控制端与第一输入端耦接，其余前馈控制端与地线耦接。

参照图4～图11，给出了本发明实施例中的几种锁存器的电路结构示意图，锁存器中的第一前馈控制单元包括第一前馈控制端以及第二前馈控制端。

第一前馈控制单元可以包括：耦合连接的第一晶体管M1、第七晶体管M7以及第九晶体管M9，下面结合图2，分别对图4～图11进行说明。

图4中，第一前馈控制单元可以包括耦合连接的第一晶体管M1、第七晶体管M7以及第九晶体管M9，其中：

第一晶体管M1为PMOS管，源极与第七晶体管M7的漏极耦接；漏极与第九晶体管M9的源极耦接；栅极为第一前馈控制单元的第一时钟信号输入端CLK1，输入第一时钟信号；

第七晶体管M7为PMOS管，源极与电源VREF_1耦接；栅极为第一前馈控制单元的第一前馈控制端，且与第一输入端D耦接；

第九晶体管M9为PMOS管，栅极为第一前馈控制单元的第二前馈控制端，且与第一输入端D耦接；漏极为第三输出端。

在第一输入端D输入高电平信号，第二输入端Dn输入低电平信号时，第七晶体管M7以及第九晶体管M9截止，相应地，第一晶体管M1、第七晶体管M7以及第九晶体管M9的电流通路断路，从而将电源VREF_1、第七晶 体管M7、第一晶体管M1、第九晶体管M9、第三晶体管M3/第五晶体管M5至地线VREF_2的电流通路关闭，即第一逻辑单元与电源VREF_1、地线VREF_2之间的电流通路断开，因此可以降低锁存器的静态功耗。

参照图5，给出了本发明实施例中的另一种锁存器的电路结构示意图，其中：

第一晶体管M1为PMOS管，源极与第七晶体管M7的源极耦接；漏极与第九晶体管M9的漏极耦接；栅极为第一前馈控制单元的第一时钟信号输入端CLK1，输入第一时钟信号；

第七晶体管M7为NMOS管，漏极与电源VREF_1耦接；栅极为第一前馈控制单元的第一前馈控制端，且与第二输入端Dn耦接；

第九晶体管M9为NMOS管，栅极为第一前馈控制单元的第二前馈控制端，且与第二输入端Dn耦接；源极为第三输出端。

在第一输入端D输入高电平信号，第二输入端Dn输入低电平信号时，第七晶体管M7截止，相应地，第一晶体管M1、第七晶体管M7以及第九晶体管M9的电流通路断路，从而将第一逻辑单元与电源VREF_1、地线VREF_2之间的电流通路断开，因此可以降低锁存器的静态功耗。

参照图6，给出了本发明实施例中的另一种锁存器的电路结构示意图，其中：

第一晶体管M1为PMOS管，源极与第七晶体管M7的漏极耦接；漏极与第九晶体管M9的漏极耦接；栅极为第一前馈控制单元的第一时钟信号输入端CLK1，输入第一时钟信号；

第七晶体管M7为PMOS管，源极与电源VREF_1耦接；栅极为第一前馈控制单元的第一前馈控制端，且与第一输入端D耦接；

第九晶体管M9为NMOS管，栅极为第一前馈控制单元的第二前馈控制端，且与第二输入端Dn耦接；源极为第三输出端。

在第一输入端D输入高电平信号，第二输入端Dn输入低电平信号时，第七晶体管M7截止，相应地，第一晶体管M1、第七晶体管M7以及第九晶 体管M9的通路断路，从而将电源VREF_1、第七晶体管M7、第一晶体管M1、第九晶体管M9、第三晶体管M3/第五晶体管M5至地线VREF_2的电流通路关闭，因此可以降低锁存器的静态功耗。

参照图7，给出了本发明实施例中的又一种锁存器的电路结构示意图。

第一晶体管M1为PMOS管，源极与第七晶体管M7的源极耦接，漏极与第九晶体管M9的源极耦接，栅极为第一时钟信号输入端CLK1；

第七晶体管M7为NMOS管，漏极与电源VREF_1耦接，栅极为第一前馈控制端，第一前馈控制端与第二输入端Dn耦接；

第九晶体管M9为PMOS管，漏极为第三输出端，栅极为第二前馈控制端，第二前馈控制端与第一输入端D耦接。

在第一输入端D输入高电平信号，第二输入端Dn输入低电平信号时，第七晶体管M7截止，相应地，第一晶体管M1、第七晶体管M7以及第九晶体管M9的电流通路断路，从而将第一逻辑单元与电源VREF_1、地线VREF_2之间的电流通路断开，因此可以降低锁存器的静态功耗。

参照图8，给出了本发明实施例中的又一种锁存器的电路结构示意图，其中：

第一晶体管M1为PMOS管，源极与电源VREF_1耦接；栅极与第九晶体管M9的漏极耦接；漏极与第七晶体管M7的源极耦接；

第七晶体管M7为PMOS管，栅极为第一前馈控制单元的第一前馈控制端，与第一输入端D耦接；漏极为第三输出端；

第九晶体管M9为PMOS管，源极为第一时钟信号输入端CLK1；栅极为第一前馈控制单元的第二前馈控制端，与第一输入端D耦接。

在第一输入端D输入高电平信号，第二输入端Dn输入低电平信号时，第七晶体管M7截止，从而将第一逻辑单元与电源VREF_1、地线VREF_2之间的电流通路断开，因此可以降低锁存器的静态功耗。

参照图9，给出了本发明实施例中的又一种锁存器的电路结构示意图。

第一晶体管M1为PMOS管，源极与电源VREF_1耦接，栅极与第九晶 体管M9的源极耦接，漏极与第七晶体管M7的漏极耦接；

第七晶体管M7为NMOS管，栅极为第一前馈控制端，源极为第三输出端；

第九晶体管M9为NMOS管，栅极为第二前馈控制端，漏极为第一时钟信号输入端CLK1，第一前馈控制端与第二前馈控制端均与第二输入端Dn耦接。

在第一输入端D输入高电平信号，第二输入端Dn输入低电平信号时，第一晶体管M1以及第九晶体管M9截止，相应地，第一晶体管M1、第七晶体管M7以及第九晶体管M9的电流通路断路，从而将第一逻辑单元与电源VREF_1、地线之间的电流通路断开，因此可以降低锁存器的静态功耗。

参照图10，给出了本发明实施例中的又一种锁存器的电路结构示意图，其中：

第一晶体管M1为PMOS管，源极与第七晶体管M7的漏极耦接；栅极与第九晶体管M9的漏极耦接；漏极为第三输出端；

第七晶体管M7为PMOS管，栅极为第一前馈控制单元的第一前馈控制端，与第一输入端D耦接；源极与电源VREF_1耦接；

第九晶体管M9为PMOS管，栅极为第一前馈控制单元的第二前馈控制端，与第一输入端D耦接；源极为第一时钟信号输入端CLK1。

在第一输入端D输入高电平信号，第二输入端Dn输入低电平信号时，第七晶体管M7截止，从而将第一逻辑单元与电源VREF_1、地线之间的电流通路断，因此可以降低锁存器的静态功耗。

参照图11，给出了本发明实施例中的另一种锁存器的电路结构示意图。

第一晶体管M1为PMOS管，源极与第七晶体管M7的源极耦接；栅极与第九晶体管M9的源极耦接；漏极为第三输出端；

第七晶体管M7为NMOS管，栅极为第一前馈控制单元的第一前馈控制端，与第二输入端Dn耦接；漏极与电源VREF_1耦接；

第九晶体管M9为NMOS管，栅极为第一前馈控制单元的第二前馈控制 端，与第二输入端Dn耦接；漏极为第一时钟信号输入端CLK1。

在第一输入端D输入高电平信号，第二输入端Dn输入低电平信号时，第七晶体管M7截止，相应地，第一晶体管M1、第七晶体管M7以及第九晶体管M9的电流通路断路，从而将第一逻辑单元与电源VREF_1、地线VREF_2之间的电流通路断开，因此可以降低锁存器的静态功耗。

在本发明上述实施例中，第一前馈控制端与第二前馈控制端均与第一输入端D耦接，或均与第二输入端Dn耦接。在本发明其他实施例中，第一前馈控制端与第二前馈控制端中的其中之一还可以与低电平耦接。例如，第一前馈控制端与第一输入端D耦接，第二前馈控制端与低电平耦接。又如，第一前馈控制端与低电平耦接，第二前馈控制端与第二输入端Dn耦接。

参照图12，给出了本发明实施例中的又一种锁存器的电路结构示意图。

第一晶体管M1为PMOS管，源极与电源VREF_1耦接；栅极与第九晶体管M9的漏极耦接；漏极与第七晶体管M7的源极耦接；

第七晶体管M7为PMOS管，栅极为第一前馈控制单元的第一前馈控制端，与低电平“0”耦接；漏极为第三输出端；

第九晶体管M9为PMOS管，源极为第一时钟信号输入端CLK1；栅极为第一前馈控制单元的第二前馈控制端，与第一输入端D耦接。

在第一输入端D输入高电平信号，第二输入端Dn输入低电平信号时，第二前馈控制端为高电平，即第九晶体管M9的栅极为高电平。由于第九晶体管M9为NMOS管，因此第九晶体管M9导通。相应地，第一晶体管M1的栅极存在压降。由于第一晶体管M1的源极与电源VREF_1耦接，且第一晶体管M1为PMOS管，因此第一晶体管M1导通。第一前馈控制端与低电平“0”耦接，即第七晶体管M7的栅极为低电平，且第七晶体管M7为PMOS管，在第一晶体管M1导通的情况下，第七晶体管M7相应导通。从而使得第一晶体管M1、第七晶体管M7以及第九晶体管M9组成的电路存在电流通路。

此时，锁存器的工作速度可以得到提升。但是，由于第一晶体管M1、第七晶体管M7以及第九晶体管M9组成的电路存在电流通路，故锁存器存在直流功耗。因此，在实际应用中，可以根据实际的应用场景，来选择第一前馈 控制端以及第二前馈控制端的连接方式，以在功耗与速度之间做权衡。

也就是说，本发明上述实施例提供的锁存器电路，在第一前馈控制单元包括至少两个前馈控制端时，可以灵活地控制前馈控制端的连接方式，以达到功耗与速度的权衡。

可以理解的是，第一前馈控制单元的电路结构并不仅限于本发明上述实施例中提供的几种电路结构，还可以存在其他结构的电路，只要满足可以将电源与地线之间的通路断开即可。第一前馈控制单元所包含的前馈控制端的个数也并不仅限于两个，可以根据实际的需要选取合适的前馈控制端数目。

参照图13～图20，给出了本发明实施例中的另几种锁存器的电路结构示意图。锁存器包括第二前馈控制单元，第二前馈控制单元包括第三前馈控制端以及第四前馈控制端。第三前馈控制端与第四前馈控制端均可与第二输入端Dn耦接，也均可与第一输入端D耦接。

第二前馈控制单元可以包括：耦合连接的第二晶体管M2、第八晶体管M8以及第十晶体管M10，下面结合图2，分别对图13～图19进行说明。

参照图13，给出了本发明实施例中的另一种锁存器的电路结构示意图。

第二晶体管M2为PMOS管，源极与第八晶体管M8的漏极耦接；漏极与第十晶体管M10的源极耦接；栅极为第二前馈控制单元的第二时钟信号输入端CLK2，输入第二时钟信号；

第八晶体管M8为PMOS管，源极与电源VREF_1耦接；栅极为第二前馈控制单元的第三前馈控制端，且与第二输入端Dn耦接；

第十晶体管M10为PMOS管，栅极为第二前馈控制单元的第四前馈控制端，且与第二输入端Dn耦接；漏极为第四输出端。

在第二输入端Dn输入高电平信号，第一输入端D输入低电平信号时，第八晶体管M8以及第十晶体管M10截止，相应地，第二晶体管M2、第八晶体管M8以及第十晶体管M10的电流通路断路，从而将电源VREF_1、第八晶体管M8、第二晶体管M2、第十晶体管M10、第四晶体管M4/第六晶体管M6至地线VREF_2的电流通路关闭，即第二逻辑单元与电源VREF_1、地 线之间的电流通路断开，因此可以降低锁存器的静态功耗。

参照图14，给出了本发明实施例中的另一种锁存器的电路结构示意图，第二晶体管M2为PMOS管，源极与第八晶体管M8的源极耦接；漏极与第十晶体管M10的漏极耦接；栅极为第二前馈控制单元的第二时钟信号输入端CLK2，输入第二时钟信号；

第八晶体管M8为NMOS管，漏极与电源VREF_1耦接；栅极为第二前馈控制单元的第三前馈控制端，且与第一输入端D耦接；

第十晶体管M10为NMOS管，栅极为第二前馈控制单元的第四前馈控制端，且与第一输入端D耦接；源极为第四输出端。

在第二输入端Dn输入高电平信号，第一输入端D输入低电平信号时，第八晶体管M8截止，相应地，第二晶体管M2、第八晶体管M8以及第十晶体管M10的电流通路断路，从而将第二逻辑单元与电源VREF_1、地线之间的电流通路断开，因此可以降低锁存器的静态功耗。

参照图15，给出了本发明实施例中的另一种锁存器的电路结构示意图，其中：

第二晶体管M2为PMOS管，源极与第八晶体管M8的漏极耦接；漏极与第十晶体管M10的漏极耦接；栅极为第二前馈控制单元的第二时钟信号输入端CLK2，输入第二时钟信号；

第八晶体管M8为PMOS管，源极与电源VREF_1耦接；栅极为第二前馈控制单元的第三前馈控制端，且与第二输入端Dn耦接；

第十晶体管M10为NMOS管，栅极为第二前馈控制单元的第四前馈控制端，且与第一输入端D耦接；源极为第四输出端。

在第二输入端Dn输入高电平信号，第一输入端D输入低电平信号时，第八晶体管M8截止，相应地，第二晶体管M2、第八晶体管M8以及第十晶体管M10的通路断路，从而将电源VREF_1、第八晶体管M8、第二晶体管M2、第十晶体管M10、第四晶体管M4/第六晶体管M6至地线VREF_2的电流通路关闭，因此可以降低锁存器的静态功耗。

参照图16，给出了本发明实施例中的又一种锁存器的电路结构示意图。

第二晶体管M2为PMOS管，源极与第八晶体管M8的源极耦接，漏极与第十晶体管M10的源极耦接，栅极为第二时钟信号输入端CLK2；

第八晶体管M8为NMOS管，漏极与电源VREF_1耦接，栅极为第三前馈控制端，第三前馈控制端与第一输入端D耦接；

第十晶体管M10为PMOS管，栅极为第四前馈控制端，漏极为第四输出端，第四前馈控制端与第二输入端Dn耦接。

在第二输入端Dn输入高电平信号，第一输入端D输入低电平信号时，第八晶体管M8截止，相应地，第二晶体管M2、第八晶体管M8以及第十晶体管M10的电流通路断路，从而将第二逻辑单元与电源VREF_1、地线VREF_2之间的电流通路断开，因此可以降低锁存器的静态功耗。

参照图17，给出了本发明实施例中的又一种锁存器的电路结构示意图，其中：

第二晶体管M2为PMOS管，源极与电源VREF_1耦接；栅极与第十晶体管M10的漏极耦接；漏极与第八晶体管M8的源极耦接；

第八晶体管M8为PMOS管，栅极为第二前馈控制单元的第三前馈控制端，与第二输入端Dn耦接；漏极为第四输出端；

第十晶体管M10为PMOS管，源极为第二时钟信号输入端CLK2；栅极为第二前馈控制单元的第四前馈控制端，与第二输入端Dn耦接。

在第二输入端Dn输入高电平信号，第一输入端D输入低电平信号时，第八晶体管M8截止，从而将第二逻辑单元与电源VREF_1、地线VREF_2之间的电流通路断开，因此可以降低锁存器的静态功耗。

参照图18，给出了本发明实施例中的又一种锁存器的电路结构示意图。

第二晶体管M2为PMOS管，源极与电源VREF_1耦接，栅极与第十晶体管的源极耦接，漏极与第八晶体管M8的漏极耦接；

第八晶体管M8为NMOS管，栅极为第三前馈控制端，源极为第四输出端；

第十晶体管M10为NMOS管，栅极为第四前馈控制端，漏极为第二时钟信号输入端CLK2，第三前馈控制端与第四前馈控制端均与第一输入端D耦接。

在第二输入端Dn输入高电平信号，第一输入端D输入低电平信号时，第二晶体管M2以及第十晶体管M10截止，相应地，第二晶体管M2、第八晶体管M8以及第十晶体管M10的电流通路断路，从而将第二逻辑单元与电源VREF_1、地线VREF_2之间的电流通路断开，因此可以降低锁存器的静态功耗。

参照图19，给出了本发明实施例中的又一种锁存器的电路结构示意图，其中：

第二晶体管M2为PMOS管，源极与第八晶体管M8的漏极耦接；栅极与第十晶体管M10的漏极耦接；漏极为第四输出端；

第八晶体管M8为PMOS管，栅极为第二前馈控制单元的第三前馈控制端，与第二输入端Dn耦接；源极与电源VREF_1耦接；

第十晶体管M10为PMOS管，栅极为第二前馈控制单元的第四前馈控制端，与第二输入端Dn耦接；源极为第二时钟信号输入端CLK2。

在第二输入端Dn输入高电平信号，第一输入端D输入低电平信号时，第八晶体管M8截止，从而将第二逻辑单元与电源VREF_1、地线之间的电流通路断，因此可以降低锁存器的静态功耗。

参照图20，给出了本发明实施例中的另一种锁存器的电路结构示意图。第二晶体管M2为PMOS管，源极与第八晶体管M8的源极耦接；栅极与第十晶体管M10的源极耦接；漏极为第四输出端；

第八晶体管M8为NMOS管，栅极为第二前馈控制单元的第三前馈控制端，与第一输入端D耦接；漏极与电源VREF_1耦接；

第十晶体管M10为NMOS管，栅极为第二前馈控制单元的第四前馈控制端，与第一输入端D耦接；漏极为第二时钟信号输入端CLK2。

在第一输入端D输入高电平信号，第二输入端Dn输入低电平信号时， 第八晶体管M8截止，相应地，第二晶体管M2、第八晶体管M8以及第十晶体管M10的电流通路断路，从而将第二逻辑单元与电源VREF_1、地线VREF_2之间的电流通路断开，因此可以降低锁存器的静态功耗。

从本发明上述实施例中可以获知，第一前馈控制单元的电路结构可以与第二前馈控制单元的电路结构相同，也可以不同。本发明上述实施例对锁存器只包括第一前馈控制单元以及只包括第二前馈控制单元的电路结构进行说明，下面对锁存器同时包括第一前馈控制单元以及第二前馈控制单元的电路结构进行说明。

参照图21，第一前馈控制单元的电路结构可以参照图4提供的第一前馈控制单元的电路结构，第二前馈控制单元的电路结构可以参照图13提供的第二前馈控制单元的电路结构，其中：

第一晶体管M1为PMOS管，源极与第七晶体管M7的漏极耦接；漏极与第九晶体管M9的源极耦接；栅极为第一前馈控制单元的第一时钟信号输入端CLK1，输入第一时钟信号；

第七晶体管M7为PMOS管，源极与电源VREF_1耦接；栅极为第一前馈控制单元的第一前馈控制端，且与第一输入端D耦接；

第九晶体管M9为PMOS管，栅极为第一前馈控制单元的第二前馈控制端，且与第一输入端D耦接；漏极为第三输出端；

第二晶体管M2为PMOS管，源极与第八晶体管M8的漏极耦接；漏极与第十晶体管M10的源极耦接；栅极为第二前馈控制单元的第二时钟信号输入端CLK2，输入第二时钟信号；

第八晶体管M8为PMOS管，源极与电源VREF_1耦接；栅极为第二前馈控制单元的第三前馈控制端，且与第二输入端Dn耦接；

第十晶体管M10为PMOS管，栅极为第二前馈控制单元的第四前馈控制端，且与第二输入端Dn耦接；漏极为第四输出端。

在第一输入端D输入高电平信号，第二输入端Dn输入低电平信号时，第七晶体管M7以及第九晶体管M9截止，相应地，第一晶体管M1、第七晶 体管M7以及第九晶体管M9的电流通路断路；第四晶体管M4以及第六晶体管M6截止。

即：第一逻辑单元与电源VREF_1、地线VREF_2之间的电流通路断开，第二逻辑单元与电源VREF_1、地线VREF_2之间的电流通路也断开。电源VREF_1通过第二晶体管M2/第八晶体管M8/第十晶体管M10对锁存器第二输出端Q充电，第一输出端Qn通过第三晶体管M3/第五晶体管M5对地线VREF_2放电。相比于本发明上述实施例中提供的锁存器，能够进一步降低锁存器的静态功耗，并且对于交流通路，在第一输出端Qn/第二输出端Q充放电完成，动态交流电流也消除，从而大幅降低了交流动态功耗。

在第一输入端D输入低电平信号，第二输入端Dn输入高电平信号时，第八晶体管M8以及第十晶体管M10截止，相应地，第二晶体管M2、第八晶体管M8以及第十晶体管M10的电流通路断路；第三晶体管M3以及第五晶体管M5截止。

即：第二逻辑单元与电源VREF_1、地线之间的电流通路断开，第一逻辑单元与电源VREF_1、地线VREF_2之间的电流通路也断开。电源VREF_1通过第一晶体管M1/第七晶体管M7/第九晶体管M9对锁存器第一输出端Qn充电，第二输出端Q通过第四晶体管M4/第六晶体管M6对地线VREF_2放电。相比于本发明上述实施例中提供的锁存器，能够进一步降低锁存器的静态功耗，并且对于交流通路，在第一输出端Qn/第二输出端Q充放电完成，动态交流电流也消除，从而大幅降低了交流动态功耗。

参照图22，第一前馈控制单元的电路结构可以参照图6提供的第一前馈控制单元的电路结构，第二前馈控制单元的电路结构可以参照图15提供的第二前馈控制单元的电路结构，其中：

第一晶体管M1为PMOS管，源极与第七晶体管M7的漏极耦接；漏极与第九晶体管M9的漏极耦接；栅极为第一前馈控制单元的第一时钟信号输入端CLK1，输入第一时钟信号；

第七晶体管M7为PMOS管，源极与电源VREF_1耦接；栅极为第一前馈控制单元的第一前馈控制端，且与第一输入端D耦接；

第九晶体管M9为NMOS管，栅极为第一前馈控制单元的第二前馈控制端，且与第二输入端Dn耦接；源极为第三输出端；

第二晶体管M2为PMOS管，源极与第八晶体管M8的漏极耦接；漏极与第十晶体管M10的漏极耦接；栅极为第二前馈控制单元的第二时钟信号输入端CLK2，输入第二时钟信号；

第八晶体管M8为PMOS管，源极与电源VREF_1耦接；栅极为第二前馈控制单元的第三前馈控制端，且与第二输入端Dn耦接；

第十晶体管M10为NMOS管，栅极为第二前馈控制单元的第四前馈控制端，且与第一输入端D耦接；源极为第四输出端。

同理，在第一输入端D的输入信号与第二输入端Dn的输入信号为差分信号时，第一逻辑单元与电源VREF_1、地线VREF_2之间的电流通路均断开，第二逻辑单元与电源VREF_1、地线VREF_2之间的电流通路均断开，从而有效消除了锁存器静态功耗。

第一输出端Qn处于充电或放电状态，第二输出端Q处于放电或充电状态。当第一输出端Qn充电时，第二输出端Q放电；当第一输出端Qn放电时，第二输出端Q充电。在第一输出端Qn/第二输出端Q完成充放电时，锁存器中的动态交流电流消除，从而降低交流动态功耗。

参照图23，第一前馈控制单元的电路结构可以参照图8提供的第一前馈控制单元的电路结构，第二前馈控制单元的电路结构可以参照图17提供的第二前馈控制单元的电路结构，其中：

第一晶体管M1为PMOS管，源极与电源VREF_1耦接；栅极与第九晶体管M9的漏极耦接；漏极与第七晶体管M7的源极耦接；

第七晶体管M7为PMOS管，栅极为第一前馈控制单元的第一前馈控制端，与第一输入端D耦接；漏极为第三输出端；

第九晶体管M9为PMOS管，源极为第一时钟信号输入端CLK1；栅极为第一前馈控制单元的第二前馈控制端，与第一输入端D耦接；

第二晶体管M2为PMOS管，源极与电源VREF_1耦接；栅极与第十晶 体管M10的漏极耦接；漏极与第八晶体管M8的源极耦接；

第八晶体管M8为PMOS管，栅极为第二前馈控制单元的第三前馈控制端，与第二输入端Dn耦接；漏极为第四输出端；

第十晶体管M10为PMOS管，源极为第二时钟信号输入端CLK2；栅极为第二前馈控制单元的第四前馈控制端，与第二输入端Dn耦接。

同理，在第一输入端D的输入信号与第二输入端Dn的输入信号为差分信号时，第一逻辑单元与电源VREF_1、地线VREF_2之间的电流通路均断开，第二逻辑单元与电源VREF_1、地线VREF_2之间的电流通路均断开，从而有效消除了锁存器静态功耗。

第一输出端Qn处于充电或放电状态，第二输出端Q处于放电或充电状态。当第一输出端Qn充电时，第二输出端Q放电；当第一输出端Qn放电时，第二输出端Q充电。在第一输出端Qn/第二输出端Q完成充放电时，锁存器中的动态交流电流消除，从而降低交流动态功耗。

可以理解的是，在本发明实施例中，锁存器的第一前馈控制单元与第二前馈控制单元还可以分别与不同的输入端耦接。

在锁存器同时包括第一前馈控制单元与第二前馈控制单元时，第一前馈控制单元的电路结构也可以与第二前馈控制单元的电路结构不同。例如，第一前馈控制单元的电路结构为图5中提供的第一前馈控制单元电路结构，而第二前馈控制单元的电路结构为图18中提供的第二前馈控制单元电路结构。在实际应用中，可以根据实际的需求选择对应的第一前馈控制单元与第二前馈控制单元的电路结构。

参照图24，给出了本发明实施例中的又一种锁存器的电路结构示意图，其中：

第一晶体管M1为PMOS管，源极与第七晶体管M7的源极耦接；栅极与第九晶体管M9的漏极耦接；漏极为第三输出端；

第七晶体管M7为NMOS管，栅极为第一前馈控制单元的第一前馈控制端，与第二输入端Dn耦接；漏极与电源VREF_1耦接；

第九晶体管M9为PMOS管，栅极为第一前馈控制单元的第一前馈控制端，与第一输入端D耦接；源极为第一时钟信号输入端CLK1；

第二晶体管M2为PMOS管，源极与第八晶体管M8的源极耦接；栅极与第十晶体管M10的漏极耦接；漏极为第四输出端；

第八晶体管M8为NMOS管，栅极为第二前馈控制单元的第三前馈控制端，与第一输入端D耦接；漏极与电源VREF_1耦接；

第十晶体管M10为PMOS管，栅极为第二前馈控制单元的第四前馈控制端，与第二输入端Dn耦接；源极为第二时钟信号输入端CLK2。

同理，在第一输入端D的输入信号与第二输入端Dn的输入信号为差分信号时，第一逻辑单元与电源VREF_1、地线VREF_2之间的电流通路均断开，第二逻辑单元与电源VREF_1、地线VREF_2之间的电流通路均断开，从而有效消除了锁存器静态功耗。

第一输出端Qn处于充电或放电状态，第二输出端Q处于放电或充电状态。当第一输出端Qn充电时，第二输出端Q放电；当第一输出端Qn放电时，第二输出端Q充电。在第一输出端Qn/第二输出端Q完成充放电时，锁存器中的动态交流电流消除，从而降低交流动态功耗。

在本发明实施例中，第一前馈控制单元以及第二前馈控制单元的具体电路结构也并不仅限于本发明上述实施例提供的电路结构，只要可以将电源与地线之间的电流通路切断即可。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。