一种全数字小数分频锁相环结构的制作方法

本发明涉及一种全数字小数分频锁相环结构，属于射频集成电路领域。

背景技术：

近年来，无线通信技术得到了迅速的发展，且随着集成电路的发展，无线通信已经遍布生活的各个角落。在无线通信系统中，频率综合器是射频系统中最核心的模块，其产生稳定的本振信号(LO)，供接收机和发射机使用。基于锁相环(PLL)结构的频率综合器由于其结构简单、具有稳定的性能和较低的实现成本且易于与大规模模拟和数字电路集成而受到持续的关注，在现代通讯中得到了广泛的应用。

通常按照分频比类型，锁相环可分为整数型锁相环(integer-N PLL)和小数型锁相环(fractional-N PLL)。由于后者分频比可灵活设置，其应用更为广泛。典型的小数分频锁相环结构框图如图1所示。基本包括鉴相器(PFD)、电荷泵(CP)、环路滤波器(LPF)、压控振荡器(VCO)、分频器(DIV)和∑Δ调制器(SDM)。∑Δ调制器是实现小数分频的核心模块，其作用是将小数分频值调制成变化的整数分频值，使其平均的分频比为小数，从而间接实现“小数”分频。相比于整数锁相环，小数分频锁相环打破了频率分辨率和锁相环带宽之间的制约关系，并且其具有很大的灵活性，可以通过改变分频比从而实现任何频率，因而小数分频锁相环在现代无线通信应用中占据着主导的地位。

随着集成电路工艺的发展，半导体器件的特征尺寸不断缩小。当CMOS工艺进入深亚微米以后，很多情况下在模拟电路中无法使用最短沟道的晶体管，使得模拟电路无法随着工艺缩小。然而，先进工艺给数字电路设计带来了越来越大的优势。相对于传统的模拟电路，数字电路具有功耗低、成本低、速度快及便于大规模集成等优点，因此工业界和学术界逐渐将目光转向数字电路。由于大部分电路都用数字电路实现，且外部控制接口均为数字信号。相比于传统模拟结构，全数字锁相环(ADPLL)具有更低的功耗、成本，并且更易于集成。

在物联网、云计算、大数据等概念的提出后，对无线通信的性能要求越来越高，同时对低成本、高兼容性的要求也日益强烈。因此，伴随着对性能要求的不断提高，锁相环的相噪声、功耗和面积之间的矛盾日益加剧，因此，针对折衷各种矛盾出现了一些新的结构。

一个最直观的结构是基于时数转换器(TDC)结构的全数字小数分频锁相环，结构框 图如图2所示。相比于传统模拟环，数字环路中采用时数转换器(TDC)取代了鉴相器/电荷泵、数字滤波器(DLF)取代了模拟滤波器(LPF)、数控振荡器(DCO)取代了压控振荡器(VCO)。通常，为了提高数字锁相环的噪声性能，TDC和DCO都需要做到较高的分辨率。然而，传统基于延迟链结构的TDC其分辨率提高受限于反相器延迟及工艺失配等影响，较难做到高精度，因此很多文献提出了改进TDC的结构。然而，在这种环路结构中，高精度TDC同时还要满足总覆盖范围大于1个DCO周期，因此不可避免地消耗大量芯片面积和功耗。

为了降低TDC的面积和功耗，提出了基于开关鉴相器BB-PD(Bang-Bang Phasee Detector)结构的环路架构，如图3所示。由于BB-PD在高斯噪声的作用下表现出小范围内的线性特性，可用来做线性锁定,否则环路处于非稳定状态，噪声性能急剧下降。因此在这种环路结构中，需要在BB-PD之前需要插入相位延迟单元阵列。由于BB-PD的线性范围有限，因此要求相位延迟单元阵列具有较小的相位分辨率，这会导致阵列规模增大从而消耗大量的芯片面积。其次，延迟时间随工艺的波动比较大，而延迟单元总长度需要与DCO周期保持严格一致，因此通常需要额外复杂的校正环路来校准延迟链的延迟时间。这样大大增加了环路设计的复杂性，而且由工艺、版图失配、延迟单元内部的器件失配等非理想因素，会引入严重的非线性，在环路带宽较大时会恶化环路的相噪性能，同时也会增加额外的面积和功耗。

以上结构，无论是基于TDC还是基于BB-PD的环路结构，在满足低相位噪声的要求时，导致芯片消耗大量的面积和功耗，这并不能满足现代无线通讯系统的指标要求。一方面要实现高精度、高线性度、宽覆盖范围的时数转换器十分困难，且电路结构复杂。另一方面，在锁相环加入复杂的反馈校正环路，这种多环路结构会严重影响系统的稳定性。

技术实现要素：

针对上述问题，本发明的目的是提供一种全数字小数分频锁相环结构，通过使用数控相位插值器DPI完成数字控制信号到相位信息的转换，并且采用前馈校正手段消除由DPI引入的非线性。这种结构不仅降低电路设计的复杂度，同时解决现有结构中功耗高，设计复杂，噪声差等问题。适用于高性能、低功耗无线通讯领域。

为实现上述目的，本发明采取的具体技术方案是：

一种全数字小数分频锁相环结构，包括：

时数转换器TDC、数字滤波器DLF、数控振荡器DCO、数控相位插值器DPI、∑Δ 调制器SDM、整数分频器DIV和前馈校正模块；

所述TDC用于检测输入信号之间的相位差并输出为数字信号，其输入端分别输入参考时钟及反馈时钟；

所述DLF用于对所述TDC输出的数字信号进行滤波处理；

经过滤波处理的数字信号输入所述DCO并控制所述DCO中开关电容阵列从而调节振荡频率，输出一组周期相同的多相时钟信号；

所述DPI用于以所述DCO输出的多相时钟信号为输入信号，并根据数字控制信号输出所需的相位信号；

所述DIV用于与所述DPI相结合实现小数分频；

所述SDM用于以小数分频比作为输入，动态调整所述DPI的数字控制信号；

所述DIV用于对所述DPI输出的相位信号进行分频，最终产生反馈时钟信号输入给所述TDC；

所述前馈校正模块用于通过对不同控制码下DPI的非线性进行评估，并且在TDC的输出端减去DPI引入的非线性误差后输出给环路滤波器，从而消除DPI的非线性影响。

进一步地，所述TDC根据反馈时钟的上升沿对参考时钟进行采样，并对采样的数据进行相位比较，进而得到反馈时钟信号与参考时钟信号之间的相位差，并将其转换为多比特的数字信号输出。

进一步地，所述DLF滤除所述TDC输出的数字信号的高频成分并输出一组数字控制信号以控制所述DCO的频率和相位。

进一步地，所述DPI通过对两个不同相位的时钟信号进行加权，然后输出所需相位的时钟信号。

进一步地，所述DPI的数字控制信号的高位用于实现象限选择，低位用于实现权重比例。

首先在输入的多相时钟信号中选取相邻的两个相位，并按照控制信号的低位控制码进行权重加和，产生位于两个相位之间的新的时钟信号。

如果分频比设为4+1/2ⁿ，相位插值器则会在四个输入周期中，插入一个1/2ⁿ的相位，这样相位插值器的输出经过一个除4分频电路后，便可得到所需的小数分频比。而在接下来的四个周期中，插入两个1/2ⁿ相位，依次类推，从而实现了小数分频。

进一步地，所述SDM通过产生一系列的随机数信号来动态调整所述DPI的数字控制信号。

进一步地，所述DPI的输入为正交的差分八相位时钟，分别为0°、45°、90°、135°、180°、225°、270°和315°相位；采用了8-bit的数字控制信号，高3位用于控制开关管选定某两个相位，以确定输出相位的象限，低5位用于确定尾电流权重。

进一步地，所述TDC采用基于Vernier延迟线的结构。

通过采取上述技术方案，本发明提出的基于时数转换器(TDC)和数控相位插值器(DPI)的新型小数分频锁相环结构，以反馈时钟信号输入到时数转换器作为采样信号，根据其上升沿对参考时钟信号进行采样，输出相应的数字信号，并将其同前馈校正模块的输出相减后传输给数字滤波器滤除其高频分量，然后输入到数控振荡器的输入端。振荡器的本振信号频率随着数字控制信号的变化为变化。振荡器输出的多相时钟信号作为相位插值器的输入，并根据数字控制信号插值出所需相位值，经过整数分频后反馈回时数转换器进行相位比较，最总达到锁定状态。

与现有环路结构相比，本发明具有以下优点：

1)本发明采用TDC与DPI相结合的结构，由于有DPI相位插值，TDC的覆盖范围可以大大降低，只需覆盖几个DPI的相位精度，其远远小于一个1个DCO周期，这样TDC所需的有效长度可以大大减少，从而有效的减少TDC的面积和功耗。同时，在本发明中采用了TDC结构，因此放松了对DPI精度的要求，在很大程度上简化了电路的设计。实际上，只要DPI和TDC的位宽之和满足总的位宽要求即可。因此，可以采用简单的电路结构来实现高精度的TDC，大大降低了电路设计的复杂度。

2)本发明中采用DPI结构，因为DPI的相位周期性，其本身具有准确的360°相位，因此不需要采用额外复杂的校正技术来校准相位总长。在很大程度上降低了电路的设计难度。并且通过在前向通路上，在环路滤波器之前引入误差评估单元，来消除DPI非线性的影响，从而提高了环路的相位噪声性能。

3)本发明中提出采用DPI和Δ∑调制器相结合的技术实现分频比的小数部分。通过Δ∑调制器的噪声整形功能在环路中产生随机的动态分频比，从而消除系统中的小数分频杂散。

附图说明

图1是传统模拟小数分频锁相环的架构示意图。

图2是基于时数转换器全数字小数分频锁相环的架构示意图。

图3是基于开关鉴相器全数字小数分频锁相环的架构示意图。

图4是本发明一实施例中描述的小数分频的原理示意图。

图5是本发明一实施例中描述的全数字小数分频锁相环的架构示意图。

图6是本发明一实施例中描述的高精度数控振荡器的架构示意图。

图7是本发明一实施例中描述的数控相位插值器的架构示意图。

图8是本发明一实施例中描述的基于Vernier延迟线的时数转换器的架构示意图。

具体实施方式

下面通过具体实施例，并配合附图，对本发明做进一步说明：

如图5所示，为本发明一个实施例提供的全数字小数分频锁相环结构。其包括：

时数转换器TDC、数字滤波器DLF、数控振荡器DCO、数控相位插值器DPI、∑Δ调制器SDM、整数分频器DIV和前馈校正模块；

所述TDC用于将相位转换并输出为数字信号，其输入端分别输入参考时钟及反馈时钟；根据反馈时钟的上升沿对参考时钟进行采样，并对采样的数据进行相位比较，进而得到反馈时钟信号与参考时钟信号之间的相位差，并将其转换为多比特的数字信号输出。

所述DLF用于对所述TDC输出的数字信号进行滤波处理；滤除所述TDC输出的数字信号的高频成分并输出一组数字控制信号以控制所述DCO的频率和相位。

经过滤波处理的数字信号输入所述DCO并控制所述DCO中开关电容阵列从而调节振荡频率，输出一组周期相同的多相时钟信号；

所述DPI用于以所述DCO输出的多相时钟信号为输入信号，通过对两个不同相位的时钟信号进行加权，然后输出所需相位的时钟信号。控制多相时钟信号的高位用于实现象限选择，低位用于实现权重比例。首先在输入的多相时钟信号中选取相邻的两个相位，并按照一定的权重比例进行加和，产生位于两个相位之间的新的时钟信号。

所述DIV用于与所述DPI相结合实现小数分频；结合图4所示，举例对小数分频原理进行说明如下：以分频比设为4+1/2^n为例，相位插值器则会在四个输入周期中，插入一个1/2ⁿ的相位，这样相位插值器的输出经过一个除4分频电路后，便可得到所需的小数分频比。而在接下来的四个周期中，插入两个1/2ⁿ相位，依次类推，从而实现了小数分频。

所述SDM用于以小数分频比作为输入，产生一系列的随机数信号动态调整所述DPI的数字控制信号；

所述DIV用于对所述DPI输出的相位信号进行分频，最终产生反馈时钟信号输入给所述TDC；

所述前馈校正模块用于通过对不同控制码下DPI的非线性进行评估，并且在TDC的输出端减去这部分误差后输出给环路滤波器，从而消除DPI的非线性影响。

另外，本实施例中，为了提高数控振荡器的精度，采用电感抽头式的数控振荡器DCO，结构如图6所示。通过在电感中抽头，并在抽头处加入一个细调电容阵列，可以使得同样电容值变化带来的频率精度提高若干量级，从而达到低的相位噪声性能。

在本实施例中，数控相位插值器采用典型的基于电流模式的结构，电路框架图如图7所示，其输入为正交的差分八相位时钟，分别为0°、45°、90°、135°、180°、225°、270°和315°相位。

本实例中采用了8-bit的数字控制信号，高3位用于控制开关管选定某两个相位，以确定输出相位的象限，低5位用于确定尾电流权重，因此可以实现360°/256＝1.40625°的相位分辨率。例如输出130°相位时，先选中90°和135°的两条支路。然后通过控制尾电流的权重，调节90°和135°的比例，从而实现130°相位输出，因此，从而整个相位插值器可以实现整个360°相位的输出。

本实施例中∑Δ调制器(SDM)采用MASH1-1-1结构，它是将三个一阶的DSM串联起来，没有复杂的级间反馈回路，结构简单，并且具有卓越的稳定性能。

为了提高TDC分辨率，本发明中采用基于Vernier延迟线的结构，其电路结构图如图8所示。该结构由两条延迟链组成，且每条链的延迟时间不同，分别为td1和td2，因此其分辨率为：Δt_res＝td1-td₂。由于相位插值器的存在，TDC所需覆盖的范围仅为8个DPI相位分辨率。例如，DCO输出频率为2G的差分时钟信号，先经过除4电路产生正交差分的8相信号作为DPI的输入，此时，DPI能实现的精度为7.8125ps。分频比的小数部分经过∑Δ调制器(SDM)量化后，最大的变化范围为8，因此，在本发明的结构中，TDC的覆盖范围只需满足：8*7.8125＝62.5ps，其远小于一个DCO周期，500ps。假若TDC的分辨率为2ps，本发明只需采用5bit延迟链即可满足要求。

本实施例中所述的前馈校正模块，通过数字算法可分段评估相位插值器高位控制码下的残余失配，以及低位控制码下的失配，可以极大的减少所需寄存器的数目，以减少芯片的面积。

本实施例中的数字滤波器结构简单，采用二阶有限长单位冲激响应滤波器(FIR)即可。该数字滤波器包含了两条支路，一条通路实现一阶积分，另一条并行通路实现低通滤波。其中，滤波器的参数直接影响着环路带宽，因此可通过改变其参数来调整环路的带宽。

结合上述实施例所描述的结构，本发明提出了基于时数转换器(TDC)和数控相位插 值器(DPI)相结合的小数分频锁相环结构，其实现的电路结构均很简单，也不需要传统结构中复杂的相位校准电路，大大减小了芯片的面积和功耗。并且整个电路数字控制部分也很简单，各个模块可以基于数字代码实现，大大简化了电路结构。

以上实施例仅用以说明本发明的技术方案而非对其进行限制，本领域的普通技术人员可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明的精神和范围，本发明的保护方位赢以权利要求所诉为准。