一种高能效高精度正交二分频器的制作方法

本发明涉及数字和射频集成电路技术领域，尤其涉及一种正交二分频器。

背景技术：

分频器(Frequency Divider,FD)应用广泛，比如在锁相环(PLL)环路里用来分频压控振荡器(VCO)的输出信号使之等于参考频率，从而达到环路锁定；在无线收发机里用来产生精确的正交载波信号，对信号进行正交调制解调。

传统的基于源极耦合逻辑(SCL)结构的正交二分频器如图5所示。该结构由两个完全相同的SCL型触发器级联而成，转换速度快，但其功耗很大；SCL型触发器中的尾电流源是为了保证电路比较稳定的直流偏置，但限制了最低电源电压，如果直接去掉尾电流源会导致电路对工艺和温度的依赖性的增加；另外，SCL型触发器的电阻负载具有不准确性和版图面积大的缺点，虽然可以考虑使用有源负载代替，但这样会增大寄生电容，进而限制该结构正交二分频器的最高工作频率。

技术实现要素：

本发明是为避免上述现有技术所存在的不足，提供一种结构简单紧凑、无需采用无源器件和尾电流源、输出的正交信号具有高精度的高能效高精度的正交二分频器。

本发明为解决技术问题采用如下技术方案：

本发明高能效高精度正交二分频器的结构特点是：由第一正交单元和第二正交单元连接成环路；所述环路是指第一正交单元的正输出端OUT1和负输出端OUTB1一一对应地分别连接第二正交单元的负输入端INB2和正输入端IN2，所述第二正交单元的正输出端OUT2和负输出端OUTB2一一对应地连接第一正交单元的正输入端IN1和负输入端INB1；

所述第一正交单元和第二正交单元同时受到差分输入时钟信号的控制，所述差分输入时钟信号在第一正交单元和第二正交单元中的连接方式和控制时序互为相反，在所述第一正交单元的正输出端OUT1和负输出端OUTB1，以及在所述第二正交单元的正输出端OUT2和负输出端OUTB2获得正交二分频信号。

本发明高能效高精度正交二分频器的结构特点也在于：所述第一正交单元和第二正交单元具有如下相同的结构形式：由第一动态反相器和第二动态反相器在一对差分输入时钟信号控制下形成伪差分动态反相器，在所述第一动态反相器和第二动态反相器的输出端之间设置一个CMOS反相器型锁存器。

本发明高能效高精度正交二分频器的结构特点也在于：所述动态反相器是由第一PMOS管(P1)和第一NMOS管(N1)构成CMOS反相器，在所述CMOS反相器的输出节点(A)与第一PMOS管(P1)之间串联第二PMOS管(P2)，在所述CMOS反相器的输出节点(A)与第一NMOS管(N1)之间串联第二NMOS管(N2)，以所述一对差分输入时钟信号用于所述第二PMOS管(P2)和第二NMOS管(N2)的栅极电压。

与已有技术相比，本发明有益效果体现在：

本发明采用伪差分动态反相器结构实现正交二分频，其结构简单紧凑，输出的正交信号具有高精度；相比传统基于源极耦合逻辑SCL结构的正交二分频器，本发明基于数字电路结构，不采用无源器件和尾电流源，可以高能效地在低电源电压下获得高速转换，同时具有工艺灵活性和可移植性。

附图说明

图1为本发明高能效高精度的正交二分频器结构示意图；

图2为本发明正交二分频器中正交单元电路结构示意图；

图3为本发明正交二分频器中动态反相器电路结构示意图；

图4为本发明正交二分频器输出的正交信号波形图；

图5为已有的基于源极耦合逻辑SCL的正交二分频器结构示意图。

具体实施方式

参见图1，本实施例中高能效高精度正交二分频器是由第一正交单元和第二正交单元连接成环路；环路是指第一正交单元的正输出端OUT1和负输出端OUTB1一一对应地分别连接第二正交单元的负输入端INB2和正输入端IN2，所述第二正交单元的正输出端OUT2和负输出端OUTB2一一对应地连接第一正交单元的正输入端IN1和负输入端INB1。

本实施例中第一正交单元和第二正交单元同时受到差分输入时钟信号CLK和CLKB的控制，差分输入时钟信号CLK和CLKB在第一正交单元和第二正交单元中的连接方式和控制时序互为相反，在第一正交单元的正输出端OUT1和负输出端OUTB1，以及在第二正交单元的正输出端OUT2和负输出端OUTB2获得如图4所示的正交二分频信号OUT0、OUT90、OUT180和OUT270。

具体实施中，如图2所示，第一正交单元和第二正交单元具有如下相同的结构形式：由第一动态反相器和第二动态反相器在一对差分输入时钟信号控制下形成伪差分动态反相器，在所述第一动态反相器和第二动态反相器的输出端之间设置一个CMOS反相器型锁存器。

如图3所示，本实施例中动态反相器是由第一PMOS管P1和第一NMOS管N1构成CMOS反相器，在CMOS反相器的输出节点A与第一PMOS管P1之间串联第二PMOS管P2，在CMOS反相器的输出节点A与第一NMOS管N1之间串联第二NMOS管N2，一对差分输入时钟信号用于控制第二PMOS管P2和第二NMOS管N2的栅极电压。

本实施例利用40nm的CMOS工艺实现，电源电压VDD＝1.1V，整个正交二分频器功耗为313μW，输入的差分信号CLK和CLKB频率为10GHz，输出的正交二分频信号OUT0、OUT90、OUT180和OUT270的中心频率为5GHz。

基于本实施例中的电路结构进行实验，获得图4所示的高能效高精度的正交二分频器输出的正交信号波形图，正交二分频器输出的正交信号OUT0、OUT90、OUT180和OUT270在输出频率5GHz附近处的平均相位误差为零。