本发明涉及一种具有预加重的差分驱动器，属于CMOS模拟电路设计。
背景技术：
：传统的LVDS驱动器采用单电流源模式，信号在翻转及稳定态时，均由同一个电流源提供电流，在图1所示。Vp与Vn为偏置电压，流过这两个晶体管的电流大小相同。当电流流过100Ω的终端电阻时，会在接收输入端产生一个大约350mV的压降。这种结构存在的问题是，受差分摆幅限制(250mV～450mV)，电流源电流只能在2.5mA～4.5mA范围内，其驱动能力有限，在高速、远距离数据传输时有先天的不足。随着工艺的发展，器件的工作电压持续下降，在器件工作电压从5V下降至2.5V以后，一种解决工作在低电压的办法是提高器件尺寸，而器件尺寸的提高无可避免的带来速率的下降。技术实现要素：本发明技术解决问题：克服现有技术的不足，提供一种具有预加重的差分驱动器，有效的解决LVDS驱动器速率下降问题。本发明技术解决方案：一种具有预加重的差分驱动器，包括差分信号生成模块、差分驱动模块、预加重模块、控制信号生成模块和偏置电压模块；差分信号生成模块,将输入的单端信号转换成差分信号,供差分驱动模块与控制信号生成模块使用；差分驱动模块，接收由差分信号生成模块提供的全摆幅差分信号，经预加重模块加重后,将差分信号转换成LVDS信号；预加重模块，接收由控制信号生成模块产生的预加重控制信号，在数据信号的上升/下降沿向差分驱动模块提供额外的驱动电流，提高信号翻转速率；控制信号生成模块，通过对差分生成模块产生的差分信号数据信号进行逻辑运算，产生控制信号，控制预加重模块的开启与关断，确保预加重模块仅在数据信号的上升/下降时刻工作；偏置电压模块，为差分驱动模块和预加重模块提供偏置电压。所述预加重模块采用四管开关电路以及双电流源结构，四管开关可以有效的减小漏电流，以及保持充电电流与放电电流的对称性。所述预加重模块包括M3～M8，其中M3为PMOS电流源、M4为NMOS电流源，M5～M8是NMOS开关管，接收预加重控制信号，控制预加重电流通路的开启与关断；M3的漏级与两个NMOS的M5与M6漏极相连，M5的源级与M7的漏极相连，M6的源级与M8的漏极相连，M7、M8的源级与M4的漏极相连；M3与M4通过偏置电压形成电流镜结构，M5～M8为预加重模块的开关控制管。所述差分信号生成模块将单端数据信号I分别作为反向器INV1和由PMOS管M1及NMOS管M2组成的传输门的输入，生成一组反向信号S1、S2。所述差分驱动模块采用了双电流源结构，包括M9～M14，其中M9为PMOS电流源，M10为NMOS电流源，M11～M14为输入信号接收管；M9漏级与M11与M12的漏极相连，M11的源级与M13的漏极相连，M12的源级与M14的漏极相连，M13、M14的源级M10的漏极相连，M9与M10通过偏置电压形成电流镜结构，M11与M12的源级通过两个阻值较大的电阻连接，两个电阻之间被Vref偏置为共模电平，以保证输出信号共模电平的稳定性。所述两个阻值较大的电阻的阻值大于100K欧姆。所述控制信号生成模块包括四个反向器INV2-5，异或非XNOR、NOR1、NOR2；输入信号I经过差分信号生成模块后，生成了两个延时相同的反向信号S1、S2，所述反向信号为差分驱动电路的输入信号；此外，S1信号经过第二至第四反相器INV2-4后与原S1信号经过XNOR进行异或运算，输出信号经过第五反相器INV5后连接至NOR1与NOR2，NOR1的另一个输入信号为S1，输出信号D2，NOR2的另一个输入信号为S2，输出信号为D1；D1与D2为预加重控制信号，D1信号为上升控制信号，D2信号为下降控制信号，两个脉冲信号宽度一致，相位差为180°，二者控制预加重模块在信号上升和下降的过程中工作。所述偏置模块由互补的NMOS管M15和PMOS管M16、MOS管M17以及一个额外的电流源Ibias组成；M16的漏端与M15的源端相连，M15的漏端与栅端短接并与预加重模块相连；Ibias流入M17的漏端，M17的栅漏短接，并与M16、预加重模块和差分驱动模块连接。本发明与现有技术相比的优点在于：(1)本发明在差分驱动器中增加了预加重模块，提高了输出信号的速率和抗干扰性，与输入信号具有良好的匹配度，提高了预加重后信号的质量。(2)本发明的控制信号模块具有速率快，延时小的特点，可以精准的在输入信号上升/下降时向驱动电路提供预加重的功能，保证了预加重后的信号质量。(3)本发明具有双电流源的预加重模块可以工作在更低的电压下，且提供的瞬间高压可以有效的抑制噪声，提高信号传输距离。附图说明图1为传统LVDS驱动器；图2为本发明组成原理图；图3为开关信号控制信号D1、D2的仿真结果；图4为输出波形频率仿真结果；图5为输出波形上升时间仿真结果；图6为本发明预加重差分驱动器设计流程图。具体实施方式如图2所示，本发明的具有预加重的差分驱动器由差分信号生成模块、差分驱动模块、预加重模块、控制信号生成模块和偏置电压模块组成。差分信号生成模块将单端数据信号I分别作为反向器INV1和由PMOS管M1及NMOS管M2组成的传输门的输入，生成一组反向信号S1、S2。差分驱动模块采用了双电流源结构，预加重电路模块采用了四管开关电路以及双电流源结构，该结构的好处是双电流源可以更好的控制电流的稳定，而四管开关可以有效的减小漏电流，以及保持充电电流与放电电流的对称性。另一个关键的结构则是开关信号的生成模块，开关信号保持时间过短则会使充放电效率降低，而时间过长则会带来额外的过冲电压，增大差分信号的摆幅，影响信号质量。如图2所示，预加重模块由M3～M8组成，其中M3为PMOS电流源，其漏级与NMOSM5与M6的漏极相连，M5的源级与M7的漏极相连，M6的源级与M8的漏极相连，M7、M8的源级与NMOS电流源M4的漏极相连，此结构中，M3与M4通过偏置电压形成电流镜结构，M5～M8为预加重模块的开关控制管。差分驱动模块由M9～M14构成，其中M9为PMOS电流源，其漏级与NMOSM11与M12的漏极相连，M11的源级与M13的漏极相连，M12的源级与M14的漏极相连，M13、M14的源级与NMOS电流源M10的漏极相连，此结构中，M9与M10通过偏置电压形成电流镜结构，M11～M14为输入信号接收管，M11与M12的源级通过两个阻值较大的电阻连接，两个电阻之间被Vref偏置为共模电平，以保证输出信号共模电平的稳定性。控制信号生成模块包括四个反向器INV2-5，、异或非XNOR、NOR1、NOR2。输入信号I经过差分信号生成模块后，生成了两个延时相同的反向信号S1、S2，所述反向信号为差分驱动电路的输入信号；此外，S1信号经过第二至第四反相器INV2-4后与原S1信号经过XNOR进行异或运算，输出信号经过第五反相器INV5后连接至NOR1与NOR2，NOR1的另一个输入信号为S1，输出信号D2，NOR2的另一个输入信号为S2，输出信号为D1；D1与D2为预加重控制信号，D1信号为上升控制信号，D2信号为下降控制信号，两个脉冲信号宽度一致，相位差为180°，二者控制预加重模块在信号上升和下降的过程中工作。表1NOR2真值表ABINV5输出001010100110从NOR门的功能可知，只有当NOR的两个输入均为0(低)时，其输出为1(高)，利用这种特性，当I信号由低变高时，S1与INV4的输出信号经过异或非后生成一个窄低脉冲，该低脉冲与S2经过NOR门后，生成了一个窄高脉冲D1，D1为上升沿控制信号。当I信号由高变低时，S1与INV4的输出信号经过异或非后生成一个窄低脉冲，该低脉冲与S1经过NOR2门后，生成了一个窄高脉冲D2，D2为下降沿控制信号。表2XNOR非真值表S1INV4输出INV5输出011101110000M15～M17以及一个额外的电流源Ibias组成偏置电压模块，Ibias流入NMOS管M17的漏端，M17的栅漏短接，并与M16、M10、M4的栅相连接，将Ibias的电流通过电流镜的方式复制到M4与M10,M4与M10电流大小由其与M17的比例决定。M16的漏端与M15的源端相连，M15的漏端与栅端短接并与M3、M9的栅端相连，将Ibias的电流通过电流镜的方式复制到M3与M9。图3～5为差分驱动器仿真结果，其中图3为开关信号控制信号D1、D2的仿真结果。图3中，上部分为充电控制信号，下部分为放电控制信号，充电控制信号的作用为在数据上升时控制预加重电路开启；放电控制信号做的作用为在数据下降时控制预加重电路开启；在两个信号均为低时，预加重电路处于关断状态。图4与图5为输入时钟为400MHz时的仿真结果，其中图4为输出波形频率仿真结果，图5为输出波形上升时间仿真结果。在引入负载电阻后，对整个电路重新进行仿真，结果如图5与图6所示，在800Mbps，SS条件下，N、P两路波形对称性较好，差分信号摆幅为350mA左右，满足LVDS标准要求，其上升/下降沿时间仅为713ps，可满足高速率传输要求。可以明显的看到LVDS信号上升沿与下降沿的速度显著提升，但差分信号的幅度仍保持在350mV左右，且很好的保证了信号的质量。如图6所示，具有预加重的差分驱动器设计流程如下(1)结合工艺特点，根据使用对象，确定驱动器工作频率及驱动能力(2)根据电路设计特点，首先设计了驱动能力为3.5mA差分驱动器，在此基础上设计了最大驱动能力为10mA的预加重电路以及相应的开关信号控制电路(3)在不同工艺及环境条件下对电路进行仿真，保证电路功能正确，使预加重电路可以达到预期效果。当前第1页1 2 3