专利名称：能调节数据输出驱动器的阻抗的半导体存储器件的制作方法
技术领域：
本发明涉及一种半导体存储器件；并且更具体而言，涉及一种能调节数据输出驱动器阻抗的半导体存储器件。
背景技术：
动态随机存取存储器(DRAM)已被连续改进以增加其操作速度。使内部时钟信号与外部时钟信号同步是提高DRAM操作速度的方法之一。与外部时钟信号同步而操作的DRAM被称为同步动态随机存取存储器(SDRAM)。
SDRAM在外部时钟信号的上升边执行数据存取操作。就是说，SDRAM可在外部时钟信号的一个循环内执行数据存取操作一次。
在外部时钟信号的一个循环内执行数据存取操作一次的这种SDRAM被具体称为单数据速率(SDR)SDRAM。
然而，SDR SDRAM必须被进一步改进以便于用在高速度系统中。因此，双数据速率(DDR)SDRAM已被开发。DDR SDRAM在外部时钟信号的上升边和下降边执行数据存取操作。就是说，DDR SDRAM在外部时钟信号的一个循环内执行数据存取操作两次。
双数据速率2(DDR2)SDRAM是DDR SDRAM的升级版本。
为提高DDR2 SDRAM的操作速度，国际电子器件标准化组织，也就是电子设备工程联合委员会(JEDEC)，已提出了新的概念。芯片外驱动器(OCD)校准控制是所提出的新概念之一。
OCD校准控制指的是调节数据输出驱动器的阻抗以具有最优化的数据输出驱动器阻抗。最优化的数据输出驱动器阻抗可通过测量从诸如芯片集的外部设备流到数据输出驱动器的电流或芯片集和数据输出驱动器之间的电压而得到。
因此，为了上述目的，DDR2 SDRAM应具有调节数据输出驱动器阻抗的能力。
图1是输出芯片集和常规DDR SDRAM之间的数据接口的方块图。
图1中所示的数据接口粗略地示出了数据存取操作是如何被执行的。
如所示，常规DDR SDRAM从芯片集接收多个命令信号，如芯片选择条状信号(bar signal)/CS、写入使能条状信号/WE、时钟信号CLK和时钟条状信号/CLK。常规DDR SDRAM亦接收多个寻址信号A0到A15。另外，常规DDR SDRAM通过多个数据输出引脚来接收或输出数据。
常规DDR SDRAM通过数据选通脉冲输入引脚来接收或输出数据选通脉冲信号DQS及其反相信号，也就是数据选通脉冲条状信号/DQS。在数据存取操作被执行的同时，数据选通脉冲信号DQS周期性地重复改变其逻辑电平。常规DDR SDRAM通过使用数据选通脉冲信号DQS来排列(align)所输入的数据并将排列的数据传递到DDR SDRAM的内部。
图2是示出执行由JEDEC提出的OCD校准控制操作的操作序列的流程图。用于操作序列的每个步骤由从10到21编号的步骤来标记。
操作序列被粗略地分成两个步骤，即用于测量数据输出驱动器的输出阻抗的第一步骤和用于调节输出阻抗的第二步骤。
数据输出驱动器包括上拉驱动器和下拉驱动器，并且激励那些驱动器之一以输出数据。就是说，数据输出驱动器通过上拉驱动器将数据输出为逻辑高电平并且通过下拉驱动器将数据输出为逻辑低电平。因此，应通过测量上拉驱动器的输出阻抗或下拉驱动器的输出阻抗来测量输出阻抗。在第一驱动模式DRIVE1中，上拉驱动器的输出阻抗被测量，而在第二驱动模式DRIVE0中，下拉驱动器的输出阻抗被测量。
执行OCD校准控制操作的操作序列在以下参考图2被描述。
在扩展模式寄存器组(EMRS)进入OCD校准控制操作之后，EMRS将驱动模式设置成第一驱动模式DRIVE1。然后，如在步骤10中所示，数据选通脉冲信号DQS和所有数据输出引脚(DQ引脚)的输出变成处于逻辑高电平，并且数据选通脉冲条状信号/DQS的输出变成处于逻辑低电平。
在此，在第一驱动模式DRIVE1中，当上拉驱动器将数据输出为逻辑高电平时，数据输出驱动器的输出阻抗被测量。EMRS用来控制常规DDR SDRAM的各种操作。
之后，芯片集测量上拉驱动器的输出阻抗。如果所测量的输出阻抗是用于当前系统状态的最优值，则如在步骤16中所示，EMRS将驱动模式设置成第二驱动模式DRIVE0。如果所测量的输出阻抗不是用于当前系统状态的最优值，则如在步骤12中所示，EMRS进入调节模式以便于调节上拉驱动器的所测输出阻抗。
在调节模式中，上拉驱动器的输出阻抗通过以下而增加或减小解码脉冲串码(burst mode)，以由此调节上拉驱动器的输出阻抗。在此，脉冲串长度(BL)被设置成4位并且脉冲串码由芯片集输出。
在调节模式中，上拉驱动器的输出阻抗通过改变被包括在上拉驱动器中的全体上拉MOS晶体管中导通的上拉MOS晶体管的数量来调节。
之后，如在步骤14中所示，EMRS从OCD校准控制模式退出，然后，如在步骤10中所示，EMRS将驱动模式设置成第一驱动模式DRIVE1以便于再次测量上拉驱动器的输出阻抗。
如果上拉驱动器的输出阻抗不是最优值，则通过上述的相同方式来调节上拉驱动器的输出阻抗。
如果上拉驱动器的输出阻抗是最优值，则如在步骤16中所示，EMRS的输出模式被改变成第二驱动模式DRIVE0。
在第二驱动模式DRIVE0中，当下拉驱动器将数据输出为逻辑低电平时，数据输出驱动器的输出阻抗被测量。
之后，芯片集测量下拉驱动器的输出阻抗。如果所测输出阻抗是用于当前系统状态的最优值，则如在步骤21中所示，EMRS从OCD校准控制操作退出。
另一方面，如果所测输出阻抗不是用于当前系统状态的最优值，则如在步骤18中所示，EMRS进入调节模式以便于调节下拉驱动器的所测输出阻抗。然后，步骤19、20、16和17被连续执行，直到下拉驱动器的所测输出阻抗变成最优值。
图3A是示出在执行OCD校准控制操作的同时测量数据输出驱动器输出阻抗的操作的时序图。
图3B是示出响应于被输入给寻址引脚A7、A8和A9的3位控制信号而执行OCD校准控制操作的操作的操作表。
测量数据输出驱动器的输出阻抗的操作是参考图3A和3B而详述的。
首先，芯片集将3位控制信号输入给常规的DDR SDRAM以便于EMRS的输出模式成为第一驱动模式DRIVE1或第二驱动器模式DRIVE0。
在此，3位控制信号被输入给如以上提及的寻址引脚A7到A9。依照3位控制信号的OCD校准控制操作的操作状态被示出于操作表中。
例如，如果3位控制信号被输入为001或010，则EMRS的输出模式分别变成第一驱动器模式DRIVE1或第二驱动模式DRIVE0。如果3位控制信号被输入为100，则EMRS的输出模式变成调节模式，或者如果3位控制信号被输入为111，则数据输出驱动器的输出阻抗保持缺省阻抗值。
在第一驱动模式DRIVE1中，数据输出驱动器通过上拉驱动器将数据输出为逻辑高电平，并且上拉驱动器的输出阻抗被测量。
在第二驱动模式DRIVE0中，数据输出驱动器通过下拉驱动器将数据输出为逻辑低电平，并且下拉驱动器的输出阻抗被测量。
图4A是示出在执行OCD校准控制模式的同时调节数据输出驱动器输出阻抗的操作的时序图。
图4B是示出依照脉冲串码的OCD校准控制操作的操作表。
调节数据输出驱动器的输出阻抗的操作是参考图4A和4B而详述的。
在EMRS的输出模式变成调节模式之后，芯片集通过DQ引脚将4位脉冲串码输入给常规的DDR SDRAM。
图4B中所示的操作表示出了依照4位脉冲串的调节模式中的操作。
调节模式中的操作是通过控制导通/关断被包括在数据输出驱动器中的MOS晶体管来进行的。
例如，如果脉冲串码被输入为“1000”，则下拉驱动器中导通的MOS晶体管之一被关断。如果脉冲串码被输入为“1001”，上拉驱动器中导通的MOS晶体管的数量被增加一并且下拉驱动器中导通的MOS晶体管的数量被减小一。
在完成调节模式之后，OCD校准控制操作被结束。
然而，常规的DDR SDRAM不包括用于执行OCD校准控制操作的器件。因此，需要一种用于OCD校准控制模式的新器件。
发明内容
因此，本发明的目的是提供一种半导体存储器件，其具有调节数据输出驱动器的输出阻抗的能力。
依照本发明的方面，提供了一种半导体存储器件，其包括数据输入/输出垫(pad)；数据输入单元，用于缓冲和锁存在数据存取操作期间通过输入/输出垫而输入的数据信号，或者用于缓冲和锁存在OCD校准控制操作期间通过输入/输出垫而输入的OCD控制码信号；数据排列单元，用于在数据存取操作期间排列由数据输入单元锁存的数据信号并传递经排列的数据信号给存储器芯，或者用于在OCD校准控制操作期间排列和输出由数据输入单元锁存的OCD控制码信号；数据输出驱动器，用于输出和驱动从存储器芯输出的数据信号；以及OCD控制单元，用于解码从数据排列单元输出的OCD控制码信号以由此调节数据输出驱动器的输出阻抗。
从结合附图对优选实施例的以下描述来看，本发明的以上和其它目的和特点将变得显而易见，在附图中图1是示出芯片集和常规DDR SDRAM之间的数据接口的方块图；图2是示出执行由JEDEC提出的OCD校准控制模式的操作序列的流程图；图3A是示出测量数据输出驱动器输出阻抗的操作的时序图；图3B是响应于3位控制信号而执行OCD校准控制模式的操作的操作表；
图4A是示出调节数据输出驱动器输出阻抗的操作的时序图；图4B是示出响应于脉冲串码而执行OCD校准控制模式的操作的操作表；图5是示出依照本发明优选实施例的同步半导体存储器件的方块图；图6是详细示出图5中所示的同步半导体存储器件的方块图；图7是示出图6中所示的上拉OCD控制逻辑单元的方块图；图8是示出被包括在图6中所示的上拉OCD控制逻辑单元中的H寄存器之一的示意电路图；图9是示出被包括在图6中所示的上拉OCD控制逻辑单元中的L寄存器之一的示意电路图；并且图10是示出图6中所示的EMRS解码器的示意电路图。
图11是示出如图6中所示的OCD控制码信号解码器120的示意电路图。
具体实施例方式
在以下将参考附图来详述依照本发明的同步半导体存储器件。
图5是示出依照本发明优选实施例的同步半导体存储器件的方块图。
如所示，同步半导体存储器件包括数据输入/输出垫(DQ垫)、数据输入单元300、数据排列单元400、数据输出驱动器200、OCD控制单元100和存储器芯500。
当同步半导体存储器件执行数据存取操作时，数据输入单元300缓冲和锁存通过DQ垫而输入的数据信号，或者当同步半导体存储器件执行OCD校准控制操作时，缓冲和锁存通过DQ垫而输入的4位OCD控制码信号。
数据排列单元400在数据存取操作期间接收由数据输入单元300锁存的数据信号以排列数据信号并将经排列的数据信号作为正常数据信号而传递给存储器芯500，或者接收由数据输入单元300锁存的4位OCD控制码信号以排列该4位OCD控制码信号并将经排列的4位OCD控制码信号输出给OCD控制单元100。
在此，正常数据信号是4位信号，每个位如图5中所示而被分别标记为do0、do1、de0和de1。
数据输出驱动器200输出和驱动从存储器芯500被输出到DQ垫的数据信号。
OCD控制单元100解码从数据排列单元400输出的4位OCD控制码信号以由此调节数据输出驱动器200的输出阻抗。
数据输入单元300包括数据输入缓冲器310和数据锁存单元320。
数据输入缓冲器310用来缓冲从DQ垫输出的数据信号或4位OCD控制码信号。数据输入缓冲器320用来锁存由数据输入缓冲器310缓冲的数据信号或4位OCD控制码信号。
图6是详细示出图5中所示的同步半导体存储器件的方块图。
如所示，数据排列单元400包括正常数据排列单元410和OCD控制码排列单元420。
正常数据排列单元410从数据锁存单元320接收数据信号以排列该数据信号并将经排列的数据信号输出给存储器芯500。OCD控制码排列单元420从数据锁存单元320接收4位OCD控制码信号以排列该4位OCD控制码信号并将经排列的4位OCD控制码信号输出给存储器芯500。
OCD控制单元100包括OCD控制逻辑单元110和OCD控制码信号解码器120。
OCD控制码信号解码器120解码从数据排列单元400输出的4位OCD控制码信号以由此产生上拉增加信号pu_inc、下拉增加信号pd_inc、上拉减小信号pu_dec和下拉减小信号pd_dec。在此，上拉增加信号pu_inc和下拉增加信号pd_inc用来增加数据输出驱动器200的输出阻抗，而上拉减小信号pu_dec和下拉减小信号pd_dec用来减小数据输出驱动器200的输出阻抗。
OCD控制逻辑单元110包括上拉OCD控制逻辑单元110a和下拉OCD控制逻辑单元110b。
上拉OCD控制逻辑单元110a响应于上拉增加信号pu_inc和上拉减小信号pu_dec而产生第一到第八上拉驱动器阻抗调节信号drv70u到drv140u以由此调节上拉驱动器210的输出阻抗。
下拉OCD控制逻辑单元110b响应于下拉增加信号pd_inc和下拉减小信号pd_dec而产生第一到第八下拉驱动器阻抗调节信号drv70d到drv140d以由此调节下拉驱动器220的输出阻抗。
数据输出驱动器200被提供有多个MOS晶体管并响应于第一到第八上拉驱动器阻抗调节信号drv70u到drv140u以及第一到第八下拉驱动器阻抗调节信号drv70d到drv140d而控制所述多个MOS晶体管中导通的MOS晶体管的数量。
数据输出驱动器200包括上拉驱动器210和下拉驱动器220。
上拉驱动器210用来通过DQ垫而输出逻辑高电平数据信号up1和up2，而下拉驱动器220用来通过DQ垫而输出逻辑低电平数据信号dn1和dn2。
存储器芯500包括写数据驱动器510、感测放大器单元520和存储器元阵列530。
写数据驱动器510接收正常数据信号以将该正常数据信号传递给感测放大器单元520。感测放大器单元520用来放大正常数据信号，并且经放大的正常数据信号被存储在存储器元阵列530中的所选存储器元中。
同步半导体存储器件进一步包括EMRS解码器700、命令信号解码器800和地址锁存单元900。
地址锁存单元900通过寻址引脚ADD<9:7>来锁存3位控制码，并且EMRS解码器700接收并解码3位控制码以便于控制数据输出驱动器600、数据排列单元400和OCD控制单元100。
命令信号解码器800接收多个命令信号，如行地址选通脉冲条状信号/RAS、列地址选通脉冲条状信号/CAS、写入使能信号/WE、芯片选择条状信号/CS和时钟使能信号CKE，从而控制EMRS解码器700。
图7是示出图6中所示的上拉OCD控制逻辑单元110a的方块图。
如所示，上拉OCD控制逻辑单元110a包括第一到第四初始高寄存器111到114以及第一到第四初始低寄存器115到118，用于响应于上拉增加信号pu_inc和下拉减小信号pu_dec而输出第一到第八上拉驱动器阻抗调节信号drv70u到drv140u以由此调节上拉驱动器210的输出阻抗。
在初始操作时，上拉OCD控制逻辑单元110a响应于OCD缺省控制信号OCD_default而激励并输出第一到第八上拉驱动器阻抗调节信号drv70u到drv140u中的预定上拉驱动器阻抗调节信号，例如第一到第四上拉驱动器阻抗调节信号drv70u到drv100u。之后，上拉OCD控制逻辑单元110a响应于上拉增加信号pu_inc和上拉减小信号pu_dec而控制第一到第八上拉驱动器阻抗调节信号drv70u到drv140u中被激励的上拉驱动器阻抗调节信号的数量。
加电信号pwrup用作用于第一到第四初始高寄存器111到114以及第一到第四初始低寄存器115到118的使能信号。
第一初始高寄存器111的输出信号被输出为上拉驱动器阻抗调节信号drv70u，或者电源电压VDD被输出为第一上拉驱动器阻抗调节信号drv70u，这取决于第一开关SW1和第二开关SW2。
至少，第一到第八上拉驱动器阻抗调节信号drv70u到drv140u中的第一上拉驱动器阻抗调节信号drv70u应被激励。因此，第二开关SW2输出电源电压VDD给drv70u以由此总是激励drv70u。
同时，上拉OCD控制逻辑单元110a的结构与下拉OCD控制逻辑单元110b相同。因此，下拉OCD控制逻辑单元110b的方块图被省略。
图8是示出被包括在上拉OCD控制逻辑单元110a中的第一到第四初始高寄存器之一的示意电路图。
如所示，第三初始高寄存器113包括第一使能缓冲单元1131、第二使能缓冲单元1134、第一信号输入单元1132、第二信号输入单元1133、第一RS触发器单元1135和第一信号输出单元1136。
第一信号输入单元1132通过缺省输入端子DEFAULT来接收OCD缺省控制信号OCD_default并且在缓冲它之后输出OCD缺省控制信号OCD_default。第一信号输入单元1132亦对上拉增加信号pu_inc和来自先前初始高寄存器的，在此情况下即来自第二初始高寄存器112的输出信号执行逻辑NAND运算，然后输出结果。
第二信号输入单元1133对上拉减小信号pu_dec的反相信号和来自接下来的初始高寄存器的，在此情况下即来自第四初始高寄存器114的输出信号执行逻辑NAND运算，然后输出结果。
第一RS触发器单元1135将来自第一和第二信号输入单元1132和1133的输出信号接收为其输入信号；并且由加电信号pwrup来使能。
第一信号输出单元1136由加电信号pwrup来使能并且缓冲来自第一RS触发器单元1135的输出信号以由此将所缓冲的信号输出为第三初始高寄存器113的输出信号，即第三上拉驱动器阻抗调节信号drv90u。
第一和第二使能缓冲单元1131和1134用来将加电信号pwrup分别传递给第一RS触发器单元1135和第一信号输出单元1136。
图9是示出被包括在上拉OCD控制逻辑单元110a中的第一到第四初始低寄存器之一的示意电路图。
如所示，117包括第三信号输入单元1171、第四信号输入单元1172、第二RS触发器单元1173、第三使能缓冲单元1174和第二信号输出单元1175。
第三信号输入单元1171对上拉增加信号pu_inc和来自先前寄存器的，在此情况下即来自第二初始低寄存器116的输出信号执行逻辑NAND运算；然后输出结果。
第四信号输入单元1172通过缺省输入端子DEFAULT来接收OCD缺省控制信号OCD_default并且在缓冲它之后输出OCD缺省控制信号OCD_default。第四信号输入单元1172亦对上拉减小信号pu_dec的反相信号和来自接下来的寄存器的输出信号执行逻辑NOR运算；然后输出结果。
第二RS触发器单元1173由电源信号pwrup来使能并且接收来自第三和第四信号输入单元1171和1172的输出信号。
第二信号输出单元1175由加电信号pwrup来使能并且缓冲来自第二RS触发器单元1173的输出信号以由此将所缓冲的信号输出为第三初始低寄存器117的输出信号，即第七上拉驱动器阻抗调节信号drv130u。
图10是示出图6中所示的EMRS解码器700的示意电路图。
EMRS解码器700通过寻址引脚ADD<9:7>，即第一寻址引脚ADD<7>、第二寻址引脚ADD<8>和第三寻址引脚ADD<9>来接收3位控制码；并且解码该3位控制码以输出控制信号，即OCD退出控制信号OCD_exit、OCD第一驱动模式控制信号OCD_drve1、OCD第二驱动模式控制信号OCD_drive0、OCD调节控制信号OCD_adjust和OCD缺省控制信号OCD_default。
OCD退出控制信号OCD_exit、OCD第一驱动模式控制信号OCD_drive1、OCD第二驱动模式控制信号OCD_drive0、OCD调节控制信号OCD_adjust和OCD缺省控制信号OCD_default控制同步半导体存储器件如图3B中所示而被操作。
OCD退出控制信号OCD_exit为同步半导体存储器件服务以从OCD校准控制操作被退出。OCD第一驱动模式控制信号OCD_drive1用来调节上拉驱动器210的输出阻抗，而OCD第二驱动模式控制信号OCD_drive0用来调节下拉驱动器220的输出阻抗。
OCD调节控制信号OCD_adjust为同步半导体存储器件服务以进入阻抗调节模式以便于在OCD校准控制操作期间调节数据输出驱动器200的输出阻抗。
OCD缺省控制信号OCD_default将数据输出驱动器200的输出阻抗设置为缺省值。
图11是示出如图6中所示的OCD控制码信号解码器120的示意电路图。
如以上所述，OCD控制码信号解码器120解码从数据排列单元400输出的4位OCD控制码信号以产生上拉增加信号pu_inc、下拉增加信号pd_inc、上拉减小信号pu_dec和下拉减小信号pd_dec，以便于同步半导体存储器件如图4B中所示而被操作。
参考图5到11，依照本发明优选实施例的同步半导体存储器件的操作在以下被描述。
如以上所述，OCD校准控制操作是由JEDEC提出以提高数据输入/输出速度的概念之一。
OCD校准控制操作用来调节数据输出驱动器的输出阻抗以使数据输出驱动器可具有最优化的输出阻抗。
因此，为实施OCD校准控制操作，半导体存储器件应被提供有OCD控制码输入引脚、OCD控制码输入单元和控制单元，用于解码OCD控制码信号以调节数据输出驱动器的输出阻抗。
如图5中所示，依照本发明的同步半导体存储器件不单独包括OCD控制码输入单元，但使用数据输入单元作为OCD控制码输入单元。
同步半导体存储器件在数据存取操作期间通过DQ垫来接收数据信号并且将该数据信号传递给存储器芯500，或者在OCD校准控制操作期间通过DQ垫来接收4位OCD控制码信号以解码该4位控制码信号以便于调节数据输出驱动器200的输出阻抗。
在数据输出驱动器200的输出阻抗被OCD校准控制操作最优化之后，数据输出驱动器200输出从存储器芯500输出的数据信号。
命令信号解码器800解码所述多个命令信号以向EMRS解码器700通知同步半导体存储器件处于OCD校准控制操作中。
之后，响应于通过寻址引脚ADD<9:7>被输入为001的3位控制码，EMRS解码器700激励并输出OCD第一驱动模式控制信号OCD_drive1以调节上拉驱动器210的输出阻抗。
在OCD第一驱动模式控制信号OCD_drive1被激励之后，上拉驱动器210将数据信号输出为逻辑高电平并且此时上拉驱动器210的输出阻抗被测量。
之后，响应于通过寻址引脚ADD<9:7>被输入为100的3位控制码，EMRS解码器700激励并输出OCD调节控制信号OCD_adjust。
在OCD调节控制信号OCD_adjust被激励之后，4位OCD控制码信号通过DQ垫而被输入。该4位OCD控制码信号通过数据输入单元300和数据排列单元400而传递给OCD控制码信号解码器120。
之后，OCD控制码信号解码器120解码4位OCD控制码信号以控制上拉OCD控制逻辑单元110a。然后，上拉OCD控制逻辑单元110a输出第一到第八上拉驱动器阻抗调节信号drv70u到drv140u。
上拉驱动器210响应于第一到第八上拉驱动器阻抗调节信号drv70u到drv140u而调节其输出阻抗。调节上拉驱动器210的输出阻抗是通过控制被包括在上拉驱动器210中的全体MOS晶体管中导通的MOS晶体管的数量来进行的。
之后，上拉驱动器210将数据信号输出为具有经调节的输出阻抗的逻辑高电平。
下拉驱动器220类似地调节其输出阻抗。
如以上所述，依照本发明的同步半导体存储器件不包括用于输入OCD控制码信号的附加输入/输出引脚和附加通路，但使用DQ垫和数据输入单元以便于输入OCD控制码信号。因此，有可能实施使同步半导体存储器件的尺寸最小的OCD校准控制操作。
本申请包含了涉及2003年10月25日提交于韩国专利局的韩国专利申请No.2003-58733的主题，其全部内容在此引入作为参考。
尽管已参照特定的实施例描述了本发明，对本领域的技术人员显而易见的是可在如被限定于以下权利要求中的本发明的精神和范围内做出各种改变和修改。
权利要求
1.一种半导体存储器件，其具有通过执行OCD校准控制操作来调节数据输出驱动器的输出阻抗的能力，该半导体存储器件包括数据输入/输出垫；数据输入单元，用于缓冲和锁存在数据存取操作期间通过输入/输出垫而输入的数据信号，或者用于缓冲和锁存在OCD校准控制操作期间通过输入/输出垫而输入的OCD控制码信号；数据排列单元，用于在数据存取操作期间排列由数据输入单元锁存的数据信号并传递经排列的数据信号给存储器芯，或者用于在OCD校准控制操作期间排列和输出由数据输入单元锁存的OCD控制码信号；数据输出驱动器，用于输出和驱动从存储器芯输出的数据信号；以及OCD控制单元，用于解码从数据排列单元输出的OCD控制码信号以由此调节数据输出驱动器的输出阻抗。
2.权利要求1的半导体存储器件，其中数据输出驱动器通过数据输入/输出垫来输出数据信号。
3.权利要求1的半导体存储器件，其中数据输入单元包括数据输入缓冲器，用于缓冲通过数据输入/输出垫而输入的数据信号或OCD控制码信号；以及数据锁存单元，用于锁存由数据输入缓冲器缓冲的数据信号或OCD控制码信号。
4.权利要求1的半导体存储器件，其中数据排列单元包括正常数据排列单元，用于排列由数据锁存单元锁存的数据信号以由此将经排列的数据信号输出给存储器芯；以及OCD码排列单元，用于排列由数据锁存单元锁存的OCD码信号以由此将OCD码信号输出给OCD控制单元。
5.权利要求1的半导体存储器件，其中OCD控制单元包括OCD控制码信号解码器，用于解码从数据排列单元输出的OCD控制码信号以由此输出用于增加数据输出驱动器输出阻抗的增加控制信号或用于减小数据输出驱动器输出阻抗的减小控制信号；以及OCD控制逻辑单元，用于响应于所述增加控制信号或减小控制信号而产生用于调节数据输出驱动器输出阻抗的多个阻抗调节信号以由此将所述多个阻抗调节信号输出给数据输出驱动器。
6.权利要求5的半导体存储器件，其中数据输出驱动器被提供有并联连接的多个MOS晶体管并响应于从OCD控制逻辑单元输出的所述多个阻抗调节信号而控制所述多个MOS晶体管中导通的MOS晶体管的数量。
7.权利要求5的半导体存储器件，其中数据输出驱动器包括上拉驱动器，用于在接收从存储器芯输出的第一电平数据信号之后上拉驱动数据输入/输出垫；以及下拉驱动器，用于在接收从存储器芯输出的第二电平数据信号之后下拉驱动数据输入/输出垫。
8.权利要求7的半导体存储器件，其中OCD控制逻辑单元包括上拉OCD控制逻辑单元，用于响应于从OCD控制码信号解码器输出的第一增加控制信号和第一减小控制信号而将多个第一阻抗调节信号输出给上拉驱动器；以及下拉OCD控制逻辑单元，用于响应于从OCD控制码信号解码器输出的第二增加控制信号和第二减小控制信号而将多个第二阻抗调节信号输出给下拉驱动器。
全文摘要
一种半导体存储器件包括数据输入/输出垫；数据输入单元，用于缓冲和锁存在数据存取操作期间通过输入/输出垫而输入的数据信号，或者用于缓冲和锁存在OCD校准控制操作期间通过输入/输出垫而输入的OCD控制码信号；数据排列单元，用于在数据存取操作期间排列由数据输入单元锁存的数据信号并传递经排列的数据信号给存储器芯，或者用于在OCD校准控制操作期间排列和输出由数据输入单元锁存的OCD控制码信号；数据输出驱动器，用于输出和驱动从存储器芯输出的数据信号；以及OCD控制单元，用于解码从数据排列单元输出的OCD控制码信号以由此调节数据输出驱动器的输出阻抗。
文档编号G11C7/10GK1606095SQ20041007696
公开日2005年4月13日 申请日期2004年8月25日 优先权日2003年8月25日
发明者刘圣钟 申请人:海力士半导体有限公司