一种基于FinFET器件M3结构混合逻辑的一位全加器的制作方法

本发明涉及一种一位全加器，尤其是涉及一种基于FinFET器件M3结构混合逻辑的一位全加器。

背景技术：

全加器作为电子系统的一种基本单元，它不仅能完成加法,还能参与减法、乘法和除法等运算，被广泛运用在大规模的集成电路设计中。全加器是性能要求比较高的数字信号处理器、微处理器以及单片机系统的重要单元，全加器性能的优劣对整个系统性能的影响特别重要。一位全加器广泛用于多位加法器的进位关键路径中，是影响多位加法器性能的重要因素之一。FinFET管(鳍式场效晶体管，Fin Field-Effect Transistor)是一种互补式金氧半导体(CMOS)晶体管，具有高速、低功耗和面积小等优点。目前FinFET管已被应用于一位全加器的设计领域。

目前，行业中将3个模块组成的全加器简称为M3结构的全加器。传统的基于FinFET器件M3结构混合逻辑的一位全加器如图1所示，该一位全加器由module1、module2和module3这三个功能模块组成，模块module1用于产生XOR/XNOR信号，模块module2结合来自低位的进位信号C_i和信号XOR/XNOR产生求和输出信号S，模块module3结合输入信号A、来自低位的进位信号C_i和信号XOR/XNOR产生进位信号C_O输出。该一位全加器中的模块Module1采用静态互补逻辑来产生XOR/XNOR信号，虽然

XOR/XNOR信号电平质量较高且无静态功耗，但是该一位全加器需要的FinFET管数量较多且关键路径较长，这势必会增大功耗和延时，而且，同时该一位全加器中通过传输门的源极接入输入信号A和B，驱动能力不足。

技术实现要素：

本发明所要解决的技术问题是提供一种在不影响电路性能的基础上，面积、延时、功耗和功耗延时积均较小，且驱动能力较强的基于FinFET器件M3结构混合逻辑的一位全加器。

本发明解决上述技术问题所采用的技术方案为：一种基于FinFET器件M3结构混合逻辑的一位全加器，包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管、第九FinFET管、第十FinFET管、第十一FinFET管、第十二FinFET管、第十三FinFET管、第十四FinFET管、第十五FinFET管、第十六FinFET管、第一反相器和第二反相器；所述的第一FinFET管、所述的第二FinFET管、所述的第五FinFET管、所述的第七FinFET管、所述的第九FinFET管、所述的第十FinFET管、所述的第十三FinFET管和所述的第十五FinFET管均为P型FinFET管，所述的第三FinFET管、所述的第四FinFET管、所述的第六FinFET管、所述的第八FinFET管、所述的第十一FinFET管、所述的第十二FinFET管、所述的第十四FinFET管和所述的第十六FinFET管均为N型FinFET管；所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管、所述的第七FinFET管、所述的第八FinFET管、所述的第九FinFET管、所述的第十FinFET管、所述的第十一FinFET管、所述的第十二FinFET管、所述的第十三FinFET管、所述的第十四FinFET管、所述的第十五FinFET管和所述的第十六FinFET管鳍的个数均为1；所述的第一FinFET管的漏极、所述的第二FinFET管的前栅、所述的第二FinFET管的背栅、所述的第三FinFET管的漏极、所述的第四FinFET管的前栅、所述的第四FinFET管的背栅、所述的第七FinFET管的前栅、所述的第八FinFET管的前栅、所述的第十五FinFET管的前栅和所述的第十六FinFET管的前栅连接且其连接端为所述的一位全加器的第一输入端，所述的第一FinFET管的前栅、所述的第一FinFET管的背栅、所述的第二FinFET管的漏极、所述的第三FinFET管的前栅、所述的第三FinFET管的背栅、所述的第四FinFET管的漏极、所述的第七FinFET管的背栅、所述的第八FinFET管的背栅、所述的第十五FinFET管的背栅和所述的第十六FinFET管的背栅连接且其连接端为所述的一位全加器的第二输入端，所述的第一FinFET管的源极、所述的第二FinFET管的源极、所述的第五FinFET管的前栅、所述的第五FinFET管的背栅、所述的第六FinFET管的漏极、所述的第八FinFET管的漏极、所述的第九FinFET管的漏极、所述的第十FinFET管的前栅、所述的第十FinFET管的背栅、所述的第十二FinFET管的前栅、所述的第十四FinFET管的前栅和所述的第十四FinFET管的背栅连接，所述的第三FinFET管的源极、所述的第四FinFET管的源极、所述的第五FinFET管的漏极、所述的第六FinFET管的前栅、所述的第六FinFET管的背栅、所述的第七FinFET管的漏极、所述的第十一FinFET管的前栅、所述的第十一FinFET管的背栅、所述的第十三FinFET管的前栅和所述的第十三FinFET管的背栅连接，所述的第五FinFET管的源极和所述的第七FinFET管的源极均接入电源，所述的第六FinFET管的源极和所述的第八FinFET管的源极均接地，所述的第九FinFET管的前栅、所述的第九FinFET管的背栅、所述的第十FinFET管的漏极、所述的第十一FinFET管的漏极、所述的第十二FinFET管的背栅和所述的第一反相器的输入端连接且其连接端为所述的一位全加器的低位进位信号输入端，所述的第九FinFET管的源极、所述的第十FinFET管的源极、所述的第十一FinFET管的源极和所述的第十二FinFET管的漏极连接且其连接端为所述的一位全加器的和输出端，所述的第十二FinFET管的源极接地，所述的第一反相器的输出端、所述的第十三FinFET管的漏极和所述的第十四FinFET管的漏极连接，所述的第十三FinFET管的源极、所述的第十四FinFET管的源极、所述的第十五FinFET管的漏极、所述的第十六FinFET管的漏极和所述的第二反相器的输入端连接，所述的第十五FinFET管的源极接入电源，所述的第十六FinFET管的源极接地，所述的第二反相器的输出端为所述的一位全加器的高位进位信号输出端。

所述的第七FinFET管、所述的第八FinFET管、所述的第十二FinFET管、所述的第十五FinFET管和所述的第十六FinFET管均为高阈值FinFET管；所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管、所述的第九FinFET管、所述的第十FinFET管、所述的第十一FinFET管、所述的第十二FinFET管和所述的第十四FinFET管均为低阈值管。该电路中，第九FinFET管、第十FinFET管、第十一FinFET管和第十二FinFET管组成4管选通电路，中间生成的异或信号XNOR和低位进位信号C_i经由4管选通电路产生和输出信号S，第十二FinFET管为高阈值FinFET管，极大地降低电路功耗，第十三FinFET管、第十四FinFET管、第十五FinFET管和第十六FinFET管组成对称互补逻辑结构选通电路，中间生成的同或信号XOR以及两个输入信号A和B信号经由对称互补逻辑结构选通电路产生向高位的进位信号C_O输出，第十五FinFET管和第十六FinFET管均为高阈值FinFET管，大地降低电路功耗。

所述的第七FinFET管、所述的第八FinFET管、所述的第十二FinFET管、所述的第十五FinFET管和所述的第十六FinFET管得阈值电压均为0.6v；所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管、所述的第九FinFET管、所述的第十FinFET管、所述的第十一FinFET管、所述的第十二FinFET管和所述的第十四FinFET管的阈值电压均为0.1v。

所述的第一反相器包括第十七FinFET管和第十八FinFET管，所述的第十七FinFET管为P型FinFET管，所述的第十八FinFET管为N型FinFET管；所述的第十七FinFET管的源极接入电源，所述的第十七FinFET管的前栅、所述的第十七FinFET管的背栅、所述的第十八FinFET管的前栅和所述的第十八FinFET管的背栅连接且其连接端为所述的第一反相器的输入端，所述的第十七FinFET管的漏极和所述的第十八FinFET管的漏极连接且其连接端为所述的第一反相器的输出端，所述的第十八FinFET管的源极接地。

所述的第二反相器包括第十九FinFET管和第二十FinFET管，所述的第十九FinFET管为P型FinFET管，所述的第二十FinFET管为N型FinFET管；所述的第十九FinFET管的源极接入电源，所述的第十九FinFET管的前栅、所述的第十九FinFET管的背栅、所述的第二十FinFET管的前栅和所述的第二十FinFET管的背栅连接且其连接端为所述的第二反相器的输入端，所述的第十九FinFET管的漏极和所述的第二十FinFET管的漏极连接且其连接端为所述的第二反相器的输出端，所述的第二十FinFET管的源极接地。

与现有技术相比，本发明的优点在于通过第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管、第九FinFET管、第十FinFET管、第十一FinFET管、第十二FinFET管、第十三FinFET管、第十四FinFET管、第十五FinFET管、第十六FinFET管、第一反相器和第二反相器构建一位全加器，采用数量较少的FinFET管实现全加器功能，关键路径较短，减少了版图面积、时延和电路功耗，第一FinFET管、第二FinFET管、第五FinFET管和第七FinFET管构成上拉网络，第三FinFET管、第四FinFET管、第六FinFET管和第八FinFET管构成下拉网络，由此保证中间生成的同或/异或信号XOR/XNOR输出电压达全摆幅，增大了驱动能力,由此，本发明的一位全加器在不影响电路性能的基础上，面积、延时、功耗和功耗延时积均较小，且驱动能力较强。

附图说明

图1为传统的基于FinFET器件M3结构混合逻辑的一位全加器电路的电路图；

图2本发明的基于FinFET器件M3结构混合逻辑的一位全加器的电路图；

图3(a)为本发明的基于FinFET器件M3结构混合逻辑的一位全加器的第一反相器的电路图；

图3(b)为本发明的基于FinFET器件M3结构混合逻辑的一位全加器的第一反相器的符号图；

图4(a)为本发明的基于FinFET器件M3结构混合逻辑的一位全加器的第二反相器的电路图；

图4(b)为本发明的基于FinFET器件M3结构混合逻辑的一位全加器的第二反相器的符号图；

图5为标准电压(1v)下，本发明的基于FinFET器件M3结构混合逻辑的一位全加器在BSIMIMG标准工艺下的仿真波形图；

图6为超阈值电压(0.8v)下，本发明的基于FinFET器件M3结构混合逻辑的一位全加器在BSIMIMG标准工艺下的仿真波形图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图2所示，一种基于FinFET器件M3结构混合逻辑的一位全加器，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6、第七FinFET管M7、第八FinFET管M8、第九FinFET管M9、第十FinFET管M10、第十一FinFET管M11、第十二FinFET管M12、第十三FinFET管M13、第十四FinFET管M14、第十五FinFET管M15、第十六FinFET管M16、第一反相器和第二反相器；第一FinFET管M1、第二FinFET管M2、第五FinFET管M5、第七FinFET管M7、第九FinFET管M9、第十FinFET管M10、第十三FinFET管M13和第十五FinFET管M15均为P型FinFET管，第三FinFET管M3、第四FinFET管M4、第六FinFET管M6、第八FinFET管M8、第十一FinFET管M11、第十二FinFET管M12、第十四FinFET管M14和第十六FinFET管M16均为N型FinFET管；第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6、第七FinFET管M7、第八FinFET管M8、第九FinFET管M9、第十FinFET管M10、第十一FinFET管M11、第十二FinFET管M12、第十三FinFET管M13、第十四FinFET管M14、第十五FinFET管M15和第十六FinFET管M16鳍的个数均为1；第一FinFET管M1的漏极、第二FinFET管M2的前栅、第二FinFET管M2的背栅、第三FinFET管M3的漏极、第四FinFET管M4的前栅、第四FinFET管M4的背栅、第七FinFET管M7的前栅、第八FinFET管M8的前栅、第十五FinFET管M15的前栅和第十六FinFET管M16的前栅连接且其连接端为一位全加器的第一输入端，第一FinFET管M1的前栅、第一FinFET管M1的背栅、第二FinFET管M2的漏极、第三FinFET管M3的前栅、第三FinFET管M3的背栅、第四FinFET管M4的漏极、第七FinFET管M7的背栅、第八FinFET管M8的背栅、第十五FinFET管M15的背栅和第十六FinFET管M16的背栅连接且其连接端为一位全加器的第二输入端，第一FinFET管M1的源极、第二FinFET管M2的源极、第五FinFET管M5的前栅、第五FinFET管M5的背栅、第六FinFET管M6的漏极、第八FinFET管M8的漏极、第九FinFET管M9的漏极、第十FinFET管M10的前栅、第十FinFET管M10的背栅、第十二FinFET管M12的前栅、第十四FinFET管M14的前栅和第十四FinFET管M14的背栅连接，第三FinFET管M3的源极、第四FinFET管M4的源极、第五FinFET管M5的漏极、第六FinFET管M6的前栅、第六FinFET管M6的背栅、第七FinFET管M7的漏极、第十一FinFET管M11的前栅、第十一FinFET管M11的背栅、第十三FinFET管M13的前栅和第十三FinFET管M13的背栅连接，第五FinFET管M5的源极和第七FinFET管M7的源极均接入电源，第六FinFET管M6的源极和第八FinFET管M8的源极均接地，第九FinFET管M9的前栅、第九FinFET管M9的背栅、第十FinFET管M10的漏极、第十一FinFET管M11的漏极、第十二FinFET管M12的背栅和第一反相器的输入端连接且其连接端为一位全加器的低位进位信号输入端，第九FinFET管M9的源极、第十FinFET管M10的源极、第十一FinFET管M11的源极和第十二FinFET管M12的漏极连接且其连接端为一位全加器的和输出端，第十二FinFET管M12的源极接地，第一反相器的输出端、第十三FinFET管M13的漏极和第十四FinFET管M14的漏极连接，第十三FinFET管M13的源极、第十四FinFET管M14的源极、第十五FinFET管M15的漏极、第十六FinFET管M16的漏极和第二反相器的输入端连接，第十五FinFET管M15的源极接入电源，第十六FinFET管M16的源极接地，第二反相器的输出端为一位全加器的高位进位信号输出端。

如图3(a)和图3(b)所示，本实施例中，第一反相器包括第十七FinFET管M17和第十八FinFET管M18，第十七FinFET管M17为P型FinFET管，第十八FinFET管M18为N型FinFET管；第十七FinFET管M17的源极接入电源，第十七FinFET管M17的前栅、第十七FinFET管M17的背栅、第十八FinFET管M18的前栅和第十八FinFET管M18的背栅连接且其连接端为第一反相器的输入端，第十七FinFET管M17的漏极和第十八FinFET管M18的漏极连接且其连接端为第一反相器的输出端，第十八FinFET管M18的源极接地。

如图4(a)和图4(b)所示，本实施例中，第二反相器包括第十九FinFET管M19和第二十FinFET管M20，第十九FinFET管M19为P型FinFET管，第二十FinFET管M20为N型FinFET管；第十九FinFET管M19的源极接入电源，第十九FinFET管M19的前栅、第十九FinFET管M19的背栅、第二十FinFET管M20的前栅和第二十FinFET管M20的背栅连接且其连接端为第二反相器的输入端，第十九FinFET管M19的漏极和第二十FinFET管M20的漏极连接且其连接端为第二反相器的输出端，第二十FinFET管M20的源极接地。

实施例二：如图2所示，一种基于FinFET器件M3结构混合逻辑的一位全加器，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6、第七FinFET管M7、第八FinFET管M8、第九FinFET管M9、第十FinFET管M10、第十一FinFET管M11、第十二FinFET管M12、第十三FinFET管M13、第十四FinFET管M14、第十五FinFET管M15、第十六FinFET管M16、第一反相器和第二反相器；第一FinFET管M1、第二FinFET管M2、第五FinFET管M5、第七FinFET管M7、第九FinFET管M9、第十FinFET管M10、第十三FinFET管M13和第十五FinFET管M15均为P型FinFET管，第三FinFET管M3、第四FinFET管M4、第六FinFET管M6、第八FinFET管M8、第十一FinFET管M11、第十二FinFET管M12、第十四FinFET管M14和第十六FinFET管M16均为N型FinFET管；第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6、第七FinFET管M7、第八FinFET管M8、第九FinFET管M9、第十FinFET管M10、第十一FinFET管M11、第十二FinFET管M12、第十三FinFET管M13、第十四FinFET管M14、第十五FinFET管M15和第十六FinFET管M16鳍的个数均为1；第一FinFET管M1的漏极、第二FinFET管M2的前栅、第二FinFET管M2的背栅、第三FinFET管M3的漏极、第四FinFET管M4的前栅、第四FinFET管M4的背栅、第七FinFET管M7的前栅、第八FinFET管M8的前栅、第十五FinFET管M15的前栅和第十六FinFET管M16的前栅连接且其连接端为一位全加器的第一输入端，第一FinFET管M1的前栅、第一FinFET管M1的背栅、第二FinFET管M2的漏极、第三FinFET管M3的前栅、第三FinFET管M3的背栅、第四FinFET管M4的漏极、第七FinFET管M7的背栅、第八FinFET管M8的背栅、第十五FinFET管M15的背栅和第十六FinFET管M16的背栅连接且其连接端为一位全加器的第二输入端，第一FinFET管M1的源极、第二FinFET管M2的源极、第五FinFET管M5的前栅、第五FinFET管M5的背栅、第六FinFET管M6的漏极、第八FinFET管M8的漏极、第九FinFET管M9的漏极、第十FinFET管M10的前栅、第十FinFET管M10的背栅、第十二FinFET管M12的前栅、第十四FinFET管M14的前栅和第十四FinFET管M14的背栅连接，第三FinFET管M3的源极、第四FinFET管M4的源极、第五FinFET管M5的漏极、第六FinFET管M6的前栅、第六FinFET管M6的背栅、第七FinFET管M7的漏极、第十一FinFET管M11的前栅、第十一FinFET管M11的背栅、第十三FinFET管M13的前栅和第十三FinFET管M13的背栅连接，第五FinFET管M5的源极和第七FinFET管M7的源极均接入电源，第六FinFET管M6的源极和第八FinFET管M8的源极均接地，第九FinFET管M9的前栅、第九FinFET管M9的背栅、第十FinFET管M10的漏极、第十一FinFET管M11的漏极、第十二FinFET管M12的背栅和第一反相器的输入端连接且其连接端为一位全加器的低位进位信号输入端，第九FinFET管M9的源极、第十FinFET管M10的源极、第十一FinFET管M11的源极和第十二FinFET管M12的漏极连接且其连接端为一位全加器的和输出端，第十二FinFET管M12的源极接地，第一反相器的输出端、第十三FinFET管M13的漏极和第十四FinFET管M14的漏极连接，第十三FinFET管M13的源极、第十四FinFET管M14的源极、第十五FinFET管M15的漏极、第十六FinFET管M16的漏极和第二反相器的输入端连接，第十五FinFET管M15的源极接入电源，第十六FinFET管M16的源极接地，第二反相器的输出端为一位全加器的高位进位信号输出端。

本实施例中，第七FinFET管M7、第八FinFET管M8、第十二FinFET管M12、第十五FinFET管M15和第十六FinFET管M16均为高阈值FinFET管；第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6、第九FinFET管M9、第十FinFET管M10、第十一FinFET管M11、第十三FinFET管M13和第十四FinFET管M14均为低阈值管。

如图3(a)和图3(b)所示，本实施例中，第一反相器包括第十七FinFET管M17和第十八FinFET管M18，第十七FinFET管M17为P型FinFET管，第十八FinFET管M18为N型FinFET管；第十七FinFET管M17的源极接入电源，第十七FinFET管M17的前栅、第十七FinFET管M17的背栅、第十八FinFET管M18的前栅和第十八FinFET管M18的背栅连接且其连接端为第一反相器的输入端，第十七FinFET管M17的漏极和第十八FinFET管M18的漏极连接且其连接端为第一反相器的输出端，第十八FinFET管M18的源极接地。

如图4(a)和图4(b)所示，本实施例中，第二反相器包括第十九FinFET管M19和第二十FinFET管M20，第十九FinFET管M19为P型FinFET管，第二十FinFET管M20为N型FinFET管；第十九FinFET管M19的源极接入电源，第十九FinFET管M19的前栅、第十九FinFET管M19的背栅、第二十FinFET管M20的前栅和第二十FinFET管M20的背栅连接且其连接端为第二反相器的输入端，第十九FinFET管M19的漏极和第二十FinFET管M20的漏极连接且其连接端为第二反相器的输出端，第二十FinFET管M20的源极接地。

实施例三：如图2所示，一种基于FinFET器件M3结构混合逻辑的一位全加器，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6、第七FinFET管M7、第八FinFET管M8、第九FinFET管M9、第十FinFET管M10、第十一FinFET管M11、第十二FinFET管M12、第十三FinFET管M13、第十四FinFET管M14、第十五FinFET管M15、第十六FinFET管M16、第一反相器和第二反相器；第一FinFET管M1、第二FinFET管M2、第五FinFET管M5、第七FinFET管M7、第九FinFET管M9、第十FinFET管M10、第十三FinFET管M13和第十五FinFET管M15均为P型FinFET管，第三FinFET管M3、第四FinFET管M4、第六FinFET管M6、第八FinFET管M8、第十一FinFET管M11、第十二FinFET管M12、第十四FinFET管M14和第十六FinFET管M16均为N型FinFET管；第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6、第七FinFET管M7、第八FinFET管M8、第九FinFET管M9、第十FinFET管M10、第十一FinFET管M11、第十二FinFET管M12、第十三FinFET管M13、第十四FinFET管M14、第十五FinFET管M15和第十六FinFET管M16鳍的个数均为1；第一FinFET管M1的漏极、第二FinFET管M2的前栅、第二FinFET管M2的背栅、第三FinFET管M3的漏极、第四FinFET管M4的前栅、第四FinFET管M4的背栅、第七FinFET管M7的前栅、第八FinFET管M8的前栅、第十五FinFET管M15的前栅和第十六FinFET管M16的前栅连接且其连接端为一位全加器的第一输入端，第一FinFET管M1的前栅、第一FinFET管M1的背栅、第二FinFET管M2的漏极、第三FinFET管M3的前栅、第三FinFET管M3的背栅、第四FinFET管M4的漏极、第七FinFET管M7的背栅、第八FinFET管M8的背栅、第十五FinFET管M15的背栅和第十六FinFET管M16的背栅连接且其连接端为一位全加器的第二输入端，第一FinFET管M1的源极、第二FinFET管M2的源极、第五FinFET管M5的前栅、第五FinFET管M5的背栅、第六FinFET管M6的漏极、第八FinFET管M8的漏极、第九FinFET管M9的漏极、第十FinFET管M10的前栅、第十FinFET管M10的背栅、第十二FinFET管M12的前栅、第十四FinFET管M14的前栅和第十四FinFET管M14的背栅连接，第三FinFET管M3的源极、第四FinFET管M4的源极、第五FinFET管M5的漏极、第六FinFET管M6的前栅、第六FinFET管M6的背栅、第七FinFET管M7的漏极、第十一FinFET管M11的前栅、第十一FinFET管M11的背栅、第十三FinFET管M13的前栅和第十三FinFET管M13的背栅连接，第五FinFET管M5的源极和第七FinFET管M7的源极均接入电源，第六FinFET管M6的源极和第八FinFET管M8的源极均接地，第九FinFET管M9的前栅、第九FinFET管M9的背栅、第十FinFET管M10的漏极、第十一FinFET管M11的漏极、第十二FinFET管M12的背栅和第一反相器的输入端连接且其连接端为一位全加器的低位进位信号输入端，第九FinFET管M9的源极、第十FinFET管M10的源极、第十一FinFET管M11的源极和第十二FinFET管M12的漏极连接且其连接端为一位全加器的和输出端，第十二FinFET管M12的源极接地，第一反相器的输出端、第十三FinFET管M13的漏极和第十四FinFET管M14的漏极连接，第十三FinFET管M13的源极、第十四FinFET管M14的源极、第十五FinFET管M15的漏极、第十六FinFET管M16的漏极和第二反相器的输入端连接，第十五FinFET管M15的源极接入电源，第十六FinFET管M16的源极接地，第二反相器的输出端为一位全加器的高位进位信号输出端。

本实施例中，第七FinFET管M7、第八FinFET管M8、第十二FinFET管M12、第十五FinFET管M15和第十六FinFET管M16均为高阈值FinFET管；第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6、第九FinFET管M9、第十FinFET管M10、第十一FinFET管M11、第十三FinFET管M13和第十四FinFET管M14均为低阈值管。

本实施例中，第七FinFET管M7、第八FinFET管M8、第十二FinFET管M12、第十五FinFET管M15和第十六FinFET管M16得阈值电压均为0.6v；第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6、第九FinFET管M9、第十FinFET管M10、第十一FinFET管M11、第十三FinFET管M13和第十四FinFET管M14的阈值电压均为0.1v。

如图3(a)和图3(b)所示，本实施例中，第一反相器包括第十七FinFET管M17和第十八FinFET管M18，第十七FinFET管M17为P型FinFET管，第十八FinFET管M18为N型FinFET管；第十七FinFET管M17的源极接入电源，第十七FinFET管M17的前栅、第十七FinFET管M17的背栅、第十八FinFET管M18的前栅和第十八FinFET管M18的背栅连接且其连接端为第一反相器的输入端，第十七FinFET管M17的漏极和第十八FinFET管M18的漏极连接且其连接端为第一反相器的输出端，第十八FinFET管M18的源极接地。

如图4(a)和图4(b)所示，本实施例中，第二反相器包括第十九FinFET管M19和第二十FinFET管M20，第十九FinFET管M19为P型FinFET管，第二十FinFET管M20为N型FinFET管；第十九FinFET管M19的源极接入电源，第十九FinFET管M19的前栅、第十九FinFET管M19的背栅、第二十FinFET管M20的前栅和第二十FinFET管M20的背栅连接且其连接端为第二反相器的输入端，第十九FinFET管M19的漏极和第二十FinFET管M20的漏极连接且其连接端为第二反相器的输出端，第二十FinFET管M20的源极接地。

为了验证本发明的基于FinFET器件M3结构混合逻辑的一位全加器的优越性，在BSIMIMG标准工艺下，将本发明的基于FinFET器件M3结构混合逻辑的一位全加器和BSIMIMG工艺库中传统的基于FinFET器件M3结构混合逻辑的一位全加器各种性能进行对比。使用电路仿真工具HSPICE在电路的输入频率为200MHz、500MHz、1GHz的条件下对两种电路结构进行仿真比较分析，BSIMIMG工艺库对应的电源电压为1V。标准电压(1v)下，本发明的基于FinFET器件M3结构混合逻辑的一位全加器在BSIMIMG标准工艺下的仿真波形图如图5所示；超阈值电压(0.8v)下，本发明的基于FinFET器件M3结构混合逻辑的一位全加器在BSIMIMG标准工艺下的仿真波形图如图6所示。

超阈值条件下(电源电压为0.8v)，电路输入频率200MGHZ时，本发明的基于FinFET器件M3结构混合逻辑的一位全加器和传统的基于FinFET器件M3结构混合逻辑的一位全加器的各种性能比较如表1所示。

表1

从表1可以看出，本发明的基于FinFET器件M3结构混合逻辑的一位全加器和传统的基于FinFET器件M3结构混合逻辑的一位全加器相比，晶体管数量减少2个，和S输出延时降低了36.1％，输出进位延时降低了6.7％,平均总功耗降低了13.1％，功耗延时积降低了18.8％。

超阈值条件下(电源电压为0.8v)，电路输入频率500MGHZ时，本发明的基于FinFET器件M3结构混合逻辑的一位全加器和传统的基于FinFET器件M3结构混合逻辑的一位全加器的各种性能比较如表2所示。

表2

从表2可以看出，本发明的基于FinFET器件M3结构混合逻辑的一位全加器和传统的基于FinFET器件M3结构混合逻辑的一位全加器相比，晶体管数量减少2个，和S输出延时降低了36.1％，输出进位延时降低了6.7％,平均总功耗降低了20％，功耗延时积降低了25.3％。

超阈值条件下(电源电压为0.8v)，电路输入频率1GHZ时，本发明的基于FinFET器件M3结构混合逻辑的一位全加器和传统的基于FinFET器件M3结构混合逻辑的一位全加器的各种性能比较如表3所示

表3

从表3可以看出，本发明的基于FinFET器件M3结构混合逻辑的一位全加器和传统的基于FinFET器件M3结构混合逻辑的一位全加器相比，晶体管数量减少2个，和S输出延时降低了36.1％，输出进位延时降低了6.7％,平均总功耗降低了13.1％，功耗延时积降低了27.2％。

由上述比较结果可知，在不影响电路性能的前提下，本发明的基于FinFET器件M3结构混合逻辑的一位全加器和传统的基于FinFET器件M3结构混合逻辑的一位全加器相比，晶体管的数量减少了，延时、功耗和功耗延时积也到了优化。