1.一种用于高速串行收发器的前向纠错电路，其特征在于，设置在物理介质连接电路与协议编码子层电路之间，用于使用BCH码进行纠错，所述前向纠错电路包括：编码模块及译码模块，所述编码模块用于在发送方向，接收所述协议编码子层电路进行处理及时钟域转换得到的待发送数据，并将所述待发送数据进行编码，在编码后将校验位添加在信息位后，传输至所述物理介质连接电路，所述译码模块用于在接收方向，接收所述物理介质连接电路进行解串后得到的待处理数据，并对所述待处理数据进行解码与纠错，将纠正后的待处理数据发送到所述协议编码子层电路。
2.如权利要求1所述的前向纠错电路，其特征在于，还包括时钟选择电路，所述时钟选择电路用于根据应用场景选择发送时钟及接收时钟，并将所述发送时钟传输至所述编码模块，将所述接收时钟传输至所述译码模块。
3.如权利要求2所述的前向纠错电路，其特征在于，所述时钟选择电路用于根据应用场景，确定业务类型，根据业务类型确定时钟参数及时钟类型，选择所述时钟参数对应的发送时钟及接收时钟，所述时钟参数包括时钟频率。
4.如权利要求1所述的前向纠错电路，其特征在于，所述编码模块包括校验模块及合并模块，所述校验模块用于使用BCH码对输入数据进行校验，得到校验值，所述合并模块用于将所述校验值作为校验位添加在信息位后。
5.如权利要求1至4任一项所述的前向纠错电路，其特征在于，所述译码模块包括：缓存模块、计算模块及纠错模块，所述缓存模块用于存储所述待处理数据，所述计算模块用于使用BCH码对所述待处理数据进行错误计算，得到计算结果，所述纠错模块用于根据所述计算结果对所述待处理数据进行纠错。
6.如权利要求5所述的前向纠错电路，其特征在于，所述计算模块包括两路相互独立的、并行的译码电路，以及状态机，所述状态机用于根据译码场景，选择使能一路或者两路所述译码电路。
7.如权利要求6所述的前向纠错电路，其特征在于，所述译码电路包括校正子计算器件、解关键方程器件及错误搜索器件，所述校正子计算器件用于计算所述待处理数据的校正子，并输出至所述解关键方程器件，所述解关键方程器件对所述校正子进行错误求解，并输出求解结果至所述错误搜索器件，所述错误搜索器件用于根据求解结果确定所述待处理数据的错误位置，并输出至所述纠错模块，供其进行纠错。
8.如权利要求7所述的前向纠错电路，其特征在于，所述译码电路包括至少两个校正子计算器件及至少两个错误搜索器件，所述至少两个校正子计算器件及至少两个错误搜索器件分时复用一个所述解关键方程器件。
9.一种用于可编程逻辑器件的高速串行收发器，其特征在于，包括：物理介质连接电路与协议编码子层电路、以及如权利要求1至8任一项所述的前向纠错电路，所述前向纠错电路设置在所述物理介质连接电路与所述协议编码子层电路之间，用于使用BCH码进行纠错，在发送方向，接收所述协议编码子层电路进行处理及时钟域转换得到的待发送数据，并将所述待发送数据进行编码，在编码后将校验位添加在信息位后，传输至所述物理介质连接电路，在接收方向，接收所述物理介质连接电路进行解串后得到的待处理数据，并对所述待处理数据进行解码与纠错，将纠正后的待处理数据发送到所述协议编码子层电路。
10.一种可编程逻辑器件，其特征在于，包括：核心电路以及如权利要求9所述的高速串行收发器。