一种去毛刺频率锁定电路的制作方法

本发明涉及可编程集成电路设计领域，具体涉及一种去毛刺频率锁定电路。

背景技术：

随着信息与数据科技的发展需求，可编程芯片，特别是现场可编程门阵列(FPGA)凭借其编程灵活、系统稳定、资源丰富、集成度高等优点，其应用领域已经从原来通信领域扩展到航天、消费电子、工业控制、测试测量等广泛的领域，并且还有不断扩大的趋势。

目前国内的FPGA的应用主要是依赖于Xilinx、Altera等几大国际FPGA巨头公司的进口，国内对于FPGA的设计存在设计难度大、研发周期长、以及设计难度大等技术壁垒。随着工艺节点的不断攀升，使得对于可编程电路的系统集成度、可编程资源以及器件规模提出了更高的要求。

这样使得对FPGA内部的各模块提出更高要求，针对PLL锁相环而言，要求频率范围越来越宽，输出的时钟越来越稳定，如何正确稳定检测锁相环的频率相位一直变得越来越重要。并且，现在电子产品中，外部干扰毛刺越来越多，导致系统的稳定性变差。

技术实现要素：

本发明实施例要解决的主要技术问题是，提供一种去毛刺频率锁定电路，解决现有技术中锁相环电路的干扰毛刺多、系统不稳定的问题。

为解决上述技术问题，本发明实施例提供一种去毛刺频率锁定电路，包括：频率锁定检测电路、相位锁定检测电路、锁定去毛刺电路，频率锁定检测电路和相位锁定检测电路分别与锁定去毛刺电路连接；频率锁定检测电路对输入时钟和反馈时钟的频率进行比较得到频率锁定信号输出到锁定去毛刺电路，相位锁定检测电路对输入时钟和反馈时钟的相位进行比较得到相位锁定信号输出到锁定去毛刺电路；锁定去毛刺电路在相位锁定信号和频率锁定信号均为高电平时，对输入时钟进行计数，当计数值达到预设计数值后，锁定输入时钟的频率和相位。

进一步地，频率锁定检测电路包括检测电路包括分别用于检测反馈时钟和输入时钟的频率的第一可编程计数器和第二可编程计数器，以及与第一可编程计数器和第二可编程计数器连接的控制状态逻辑电路；控制状态逻辑电路对第一可编程计数器和第二可编程计数器的检测结果进行比较，相同时，控制状态逻辑电路输出高电平的频率锁定信号，否则输出低电平的频率锁定信号。

进一步地，相位锁定检测电路包括相位检测电路和连接相位检测电路的锁定信号输出电路，相位检测电路检测输入时钟和反馈时钟的相位，当两者的相位相同时，锁定信号输出电路输出的相位锁定信号为高电平，否则为低电平。

进一步地，锁定信号输出电路包括充放电电路，充放电电路包括电容，当相位检测电路检测到输入时钟和反馈时钟的相位相同时，充放电电路对电容进行充电，充电时间达到预设时间，相位锁定信号输出为高电平，当相位检测电路检测到输入时钟和反馈时钟的相位不同时，充放电电路对电容进行放电，相位锁定信号输出为低电平。

进一步地，锁定去毛刺电路包括计数电路和与计数电路连接的锁定电路；计数电路接收频率锁定信号、相位锁定信号、输入时钟以及锁定电路反馈的锁定标志位；当频率锁定信号、相位锁定信号和锁定标志位为高电平时，计数电路对输入时钟进行计数，锁定电路对计数值与预设计数值进行比较，当计数值达到预设计数值，锁定电路输出高电平的锁定输出信号。

进一步地，锁定去毛刺电路包括计数电路和与计数电路连接的锁定电路；计数电路接收频率锁定信号、相位锁定信号、输入时钟以及锁定电路反馈的锁定标志位；当频率锁定信号、相位锁定信号和锁定标志位为高电平时，计数电路对输入时钟进行计数，锁定电路对计数值与预设计数值进行比较，当计数值达到预设计数值，锁定电路输出高电平的锁定输出信号。

进一步地，第三计数器是十二位计数器。

进一步地，锁定电路包括与第三计数器连接的状态控制器以及与状态控制器连接的触发器；状态控制器接收计数器的对输入时钟的计数值，当计数值达到预设计数值，状态控制器输出高电平的锁定控制信号到触发器以及输出低电平的锁定标志位，触发器对锁定控制信号进行采样，输出高电平的锁定输出信号，第三与门关闭，第三计数器停止计数。

进一步地，状态控制器为可编程状态控制器。

进一步地，当频率锁定信号和相位锁定信号出现低电平，第三计数器与触发器复位，触发器输出低电平解除锁定。

本发明公开了一种去毛刺频率锁定电路，该电路包括频率锁定电路、相位锁定电路、锁定去毛刺电路，频率锁定电路和相位锁定电路分别与锁定去毛刺电路连接；频率锁定电路对输入时钟和反馈时钟的频率进行比较得到频率锁定信号输出到锁定去毛刺电路，相位锁定电路对输入时钟和反馈时钟的相位进行比较得到相位锁定信号输出到锁定去毛刺电路；锁定去毛刺电路在相位锁定信号和频率锁定信号均为高电平时，对输入时钟进行计数，当计数值达到预设计数值后，锁定输入时钟的频率和相位。本发明完成输入时钟和反馈时钟的频率比较和相位比较，并且对比较后的锁定信号进行高脉冲滤除，去除不正确的锁定信号。

进一步地，同时可以通过FPGA的内部资源进行相应的设置，对频率锁定电路中的计数器的模进行静态和动态设置，改变频率锁定的判断条件，满足不同的用户的设计需求。

进一步地，可以通过FPGA的内部资源进行相应的设置，可以对锁定信号的高毛刺的判定条件进行设定，满足用户的不同需求。

附图说明

图1为本发明实施例提供的一种去毛刺频率锁定电路的示意图；

图2为本发明实施例提供的去毛刺频率锁定电路中的频率锁定检测电路的示意图；

图3为本发明实施例提供的去毛刺频率锁定电路中的相位锁定检测电路的示意图；

图4为本发明实施例提供的去毛刺频率锁定电路中的相位锁定检测电路的示意图；

图5为本发明实施例提供的去毛刺频率锁定电路中的控制逻辑电路的示意图；

图6为本发明实施例提供的去毛刺频率锁定电路中的控制逻辑电路的示意图；

图7为本发明实施例提供的去毛刺频率锁定电路中的控制逻辑电路的示意图。

具体实施方式

下面通过具体实施方式结合附图对本发明作进一步详细说明。

参见图1，本实施例示出了一种去毛刺频率锁定电路的结构，该电路包括：频率锁定检测电路102、相位锁定检测电路104、锁定去毛刺电路103，频率锁定检测电路102和相位锁定检测电路104分别与锁定去毛刺电路连接103；频率锁定检测电路102对输入时钟和反馈时钟的频率进行比较得到频率锁定信号freq_lock输出到锁定去毛刺电路，相位锁定检测电路104对输入时钟和反馈时钟的相位进行比较得到相位锁定信号phase_lock输出到锁定去毛刺电路；锁定去毛刺电路103在相位锁定信号和频率锁定信号均为高电平时，对输入时钟进行计数，当计数值达到预设计数值后，锁定输入时钟的频率和相位。

其中，参见图2，本实施例的频率锁定检测电路102中包括第一可编程计数器201和第二可编程计数器202以及与两计数器连接的控制逻辑电路，该第一可编程计数器输入有反馈时钟fbclk、复位信号rst以及freq_det_adj<7:0>，第一可编程计数器对反馈时钟的频率进行检测，输出计数结果cunter_f到控制逻辑电路，该第二可编程计数器输入有输入时钟refclk、复位信号rst以及freq_det_adj<7:0>，第二可编程计数器对输入时钟的频率进行检测，输出计数结果cunter_p到控制逻辑电路，控制逻辑电路对第一可编程计数器和第二可编程计数器的检测结果cunter_f和cunter_p进行比较，当cunter_f和cunter_p相同，控制状态逻辑电路输出高电平的频率锁定信号freq_lock，否则输出低电平的频率锁定信号。

由于第一可编程计数器和第二可编程计数器的模可以进行静态和动态设置，所以本实施例的频率锁定的判断条件可以进行改变，由此本实施例的使用性得到了提高，能满足了用户的不同需求。

进一步地，参见图3，本实施例的相位锁定检测电路104包括相位检测电路301和连接相位检测电路的锁定信号输出电路302。其中，相位检测电路301的输入包括反馈时钟fbclk和输入时钟refclk以及复位信号rst，当相位检测电路检测到输入时钟和反馈时钟的相位相同时，相位检测电路检测输入时钟和反馈时钟的相位，当反馈时钟fbclk和输入时钟refclk的相位相同时，锁定信号输出电路输出的相位锁定信号为高电平，否则为低电平。

进一步地，参见图4，锁定信号输出电路包括充放电电路3021，充放电电路与相位检测电路连接，包括电容，当相位检测电路检测到输入时钟和反馈时钟的相位相同时，相位检测电路输出的up_switch信号为高电平，控制充放电电路对电容进行充电，充电时间达到预设时间，相位锁定信号输出为高电平，其中，该预设时间可以由phase_det_adj<7:0>控制，当相位检测电路检测到输入时钟和反馈时钟的相位不同时，相位检测电路输出的dn_switch信号为高电平，控制充放电电路对电容进行放电，相位锁定信号输出为低电平。

进一步地，参见图5，本实施例的锁定去毛刺电路包括计数电路501和与计数电路连接的锁定电路502；计数电路接收频率锁定信号freq_lock、相位锁定信号phase_lock、输入时钟refclk以及锁定电路反馈的锁定标志位lock_flag。其中，在初始状态时，freq_lock，phase_lock,为低电平，lock_flag为高电平，lock_cut为低电平。当频率锁定信号、相位锁定信号和锁定标志位为高电平时，计数电路501对输入时钟refclk进行计数，锁定电路502对计数值与预设计数值进行比较，当计数值达到预设计数值，锁定电路输出高电平的锁定输出信号lock_out。其中，预设计数值由输入锁定电路的Deglitch_adj<5:0>决定。其中，本实施例的预设计数值不固定，可以随用户的实际需要设定，满足用户的不同需求。

其中，参见图6，本实施例的计数电路501包括依次连接的第一与门601、第二与门602、第三计数器604，第三计数器604上还连接有第三与门603，第三与门603的输出与第三计数器604的时钟输入端连接，控制第三计数器604的时钟输入，第二与门602的输出与该第三计数器604的复位端连接，控制计数器的复位；第一与门601的输入包括频率锁定检测电路和相位锁定检测电路分别输出的频率锁定信号freq_lock与相位锁定信号phase_lock，对freq_lock以及phase_lock进行逻辑与运算后，输出运算结果lock_in到第二与门602，第三与门603的输入包括第一与门601的逻辑与运算的结果lock_in、输入时钟refclk以及锁定电路反馈的锁定标志位lock_flag。进一步地，本实施例的第三计数器优选为十二位计数器。

可以预见，当freq_lock以及phase_lock为高电平，初始状态lock_flag为高电平，第三与门603有时钟输出，且输出的时钟是输入时钟refclk，第三计数器开始计数，并将计数结果输出到后端的锁定电路502。

参见图7，本实施例的锁定电路502包括与第三计数器604连接的状态控制器701以及与状态控制器连接的触发器702；状态控制器701接收计数器的对输入时钟的计数值，当计数值达到预设计数值，状态控制器输出高电平的锁定控制信号lock_ctrl到触发器702以及输出低电平的锁定标志位lock_flag，触发器702对锁定控制信号lock_ctrl进行采样，输出高电平的锁定输出信号lock_out，第三与门603关闭，第三计数器604停止计数。其中，可以理解的是，当rst为低电平时，对第三计数器604和触发器702进行复位，触发器702输出lock_out为低电平。

进一步地，考虑到用户对于锁定信号的高毛刺的判定条件有不同的需求也，所以本实施例的状态控制器优选为可编程状态控制器，采用该可编程的状态控制器，可以通过FPGA的内部资源进行相应的设置，实现对该高毛刺的判定条件的设定。其中，可编程状态控制器使用的预设计数值可以由Deglitch_adj<5:0>决定。

可以想到的是，在本实施例中，在信号锁定后，可能也会出现输入时钟与反馈时钟不一致的情况，此时，当频率锁定信号和相位锁定信号中会出现低电平，为了滤掉信号的毛刺，保持系统的稳定。当频率锁定信号和相位锁定信号中会出现低电平时，第三计数器与触发器复位，触发器输出低电平解除锁定。

本发明公开了一种去毛刺频率锁定电路，该电路包括频率锁定电路、相位锁定电路、锁定去毛刺电路，频率锁定电路和相位锁定电路分别与锁定去毛刺电路连接；频率锁定电路对输入时钟和反馈时钟的频率进行比较得到频率锁定信号输出到锁定去毛刺电路，相位锁定电路对输入时钟和反馈时钟的相位进行比较得到相位锁定信号输出到锁定去毛刺电路；锁定去毛刺电路在相位锁定信号和频率锁定信号均为高电平时，对输入时钟进行计数，当计数值达到预设计数值后，锁定输入时钟的频率和相位。本发明完成输入时钟和反馈时钟的频率比较和相位比较，并且对比较后的锁定信号进行高脉冲滤除，去除不正确的锁定信号。

显然，本领域的技术人员应该明白，上述本发明的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储介质(ROM/RAM、磁碟、光盘)中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。所以，本发明不限制于任何特定的硬件和软件结合。

以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。