本申请实施例涉及电子技术领域，尤其涉及一种同源时序自适应方法、装置和芯片。
背景技术：
在印刷线路板(printedcircuitboard，pcb)的设计中，芯片间同步并行接口是芯片间互联的主要接口形式，例如，介质无关接口(mediaindependentinterface，mii)。同步并行接口是能够按照规定的性能水平提供定时信息的物理接口，实现了发送端芯片与接收端芯片之间时钟信号和数据信号的传输，使得接收端芯片可以根据时钟信号对数据信号进行采样获得数据。
目前，发送端芯片通过同步并行接口同时发出数据信号和时钟信号，数据信号和时钟信号之间保持一定的相位关系。通常，时钟信号的跳变沿在待采样数据信号的中心位置。为了保证数据信号和时钟信号在到达接收端芯片时相位不发生变化，pcb上通常采用等长布线设计。图1为现有的pcb布线示意图，如图1所示，图中的弯曲部分就是为了布线等长而特意设计的绕线。
但是，绕线占用了pcb上额外的面积，浪费了pcb的空间，同时也增加了pcb的成本。
技术实现要素：
本申请实施例提供一种同源时序自适应方法、装置和芯片，可以简化pcb的布线复杂度，节省pcb的占用面积，降低了成本。
第一方面，本申请实施例提供一种同源时序自适应装置。该装置可以包括：多相位产生器、边沿检测器、相位配置器和数据采样器。其中，多相位产生器分别与边沿检测器、相位配置器和数据采样器电连接，相位配置器分别与边沿检测器和数据采样器电连接。多相位产生器，用于获取时钟信号。根据时钟信号生成n个等差相位的相位时钟信号。边沿检测器，用于获取数据信号。根据相位配置器配置的n个相位时钟信号对数据信号进行跳变沿检测，判断数据信号是否存在跳变沿。相位配置器，用于为边沿检测器配置n个相位时钟信号。在边沿检测器确定数据信号存在跳变沿时，根据跳变沿对应的两个相位相邻的相位时钟信号确定采样时钟信号。数据采样器，用于获取数据信号。根据相位配置器确定的采样时钟信号对数据信号进行采样，获得第一采样信号。
通过第一方面提供的同源时序自适应装置，多相位产生器生成了n个相位时钟信号。通过这n个相位时钟信号，获得了n个具有相同相位差的相位分段。边沿检测器根据n个相位时钟信号确定数据信号是否有跳变沿。如果数据信号有跳变沿，就将数据信号的跳变沿确定在了一个固定的相位分段中。进而相位配置器可以根据数据信号的跳变沿对应的两个相位相邻的相位时钟信号，来确定与数据信号相匹配的采样时钟信号。由于通过相位分段的方式确定了采样时钟信号，可以将数据信号和采样时钟信号之间的相位进行匹配，因此实现了时序自适应。不需要在芯片间通信时设计等长布线。简化了pcb的布线复杂度，节省了pcb的占用面积，降低了成本。而节省的pcb面积可以设计其他电路，进而提升了pcb的面积有效利用率。
可选的，在第一方面的一种可能的实施方式中，多相位产生器可以包括：锁相环和至少n个d触发器。锁相环分别与至少n个d触发器的时钟引脚电连接。第一个d触发器的数据输入引脚用于获取时钟信号，第一个d触发器的数据输出引脚与第二个d触发器的数据输入引脚电连接，剩余的d触发器以此类推依次电连接。至少n个d触发器中的n个d触发器的数据输出引脚分别输出n个等差相位的相位时钟信号。锁相环，用于对时钟信号进行n倍倍频，获得倍频信号。d触发器，用于根据倍频信号对数据输入引脚上的信号进行采样。
通过该可能的实施方式提供的同源时序自适应装置，提供了多相位产生器的一种具体实现方式。可以应用锁相环和至少n个d触发器构成的电路生成了n个等差相位的相位时钟信号。
可选的，在第一方面的一种可能的实施方式中，d触发器的数目可以为n+2个，从第三个d触发器开始输出相位时钟信号。
通过该可能的实施方式提供的同源时序自适应装置，第一个d触发器和第二个d触发器可以用于避免亚稳态问题。
可选的，在第一方面的一种可能的实施方式中，边沿检测器具体用于：根据n个相位时钟信号中两个相位相邻的相位时钟信号分别对数据信号进行采样，获得第二采样信号和第三采样信号。若第二采样信号和第三采样信号的异或运算结果为1，则确定数据信号存在跳变沿。若第二采样信号和第三采样信号的异或运算结果为0，则确定数据信号不存在跳变沿。
可选的，在第一方面的一种可能的实施方式中，相位配置器具体用于：将两个相位相邻的相位时钟信号中的任意一个作为第一基准时钟信号。将与第一基准时钟信号相差m个等差相位的相位时钟信号，作为采样时钟信号。
可选的，在第一方面的一种可能的实施方式中，若数据信号为多路，同源时序自适应装置还可以包括数据同步采样器。数据同步采样器分别与多相位产生器、数据采样器和相位配置器电连接。相位配置器还用于，根据每路数据信号分别对应的采样时钟信号，确定同步采样时钟信号。数据同步采样器，用于根据相位配置器确定的同步采样时钟信号对每路数据信号分别对应的第一采样信号进行采样，获得并行采样信号。
通过该可能的实施方式提供的同源时序自适应装置，提供了当数据信号为多路时的同源时序自适应装置。实现了多路数据信号的时序自适应，简化了pcb的布线复杂度，节省了pcb的占用面积，降低了成本。
可选的，在第一方面的一种可能的实施方式中，相位配置器具体用于：将所有采样时钟信号中相位最大的采样时钟信号作为第二基准时钟信号，将相位最小的采样时钟信号作为第三基准时钟信号；在第二基准时钟信号与下一个时钟周期中第三基准时钟信号的相位之间确定一个等差相位，将等差相位在当前时钟周期中对应的相位时钟信号作为同步采样时钟信号。
可选的，在第一方面的一种可能的实施方式中，若多路数据信号为并行处理，相位配置器还用于：在预设时间段内确定每路数据信号分别对应的采样时钟信号。
通过该可能的实施方式提供的同源时序自适应装置，通过设置预设时间段，可以避免出现因为某路数据信号无法确定采样时钟信号而导致的确定同步采样时钟信号的时间增长的问题。
可选的，在第一方面的一种可能的实施方式中，边沿检测器根据相位配置器配置的n个相位时钟信号对数据信号进行跳变沿检测，判断数据信号是否存在跳变沿，可以采用并行处理方式，也可以采用串行处理方式。
第二方面，本申请实施例提供一种同源时序自适应方法。其中，该方法可以包括：获取数据信号和时钟信号。根据时钟信号生成n个等差相位的相位时钟信号。根据n个相位时钟信号对数据信号进行跳变沿检测，判断数据信号是否存在跳变沿。若数据信号存在跳变沿，则根据跳变沿对应的两个相位相邻的相位时钟信号，确定采样时钟信号。根据采样时钟信号对数据信号进行采样，获得第一采样信号。
可选的，在第二方面的一种可能的实施方式中，根据时钟信号生成n个等差相位的相位时钟信号，可以包括：采用锁相环对时钟信号进行n倍倍频，获得倍频信号。采用d触发器根据倍频信号对时钟信号进行采样，获得n个等差相位的相位时钟信号。
可选的，在第二方面的一种可能的实施方式中，根据n个相位时钟信号对数据信号进行跳变沿检测，判断数据信号是否存在跳变沿，可以包括：根据n个相位时钟信号中两个相位相邻的相位时钟信号分别对数据信号进行采样，获得第二采样信号和第三采样信号。若第二采样信号和第三采样信号的异或运算结果为1，则确定数据信号存在跳变沿。若第二采样信号和第三采样信号的异或运算结果为0，则确定数据信号不存在跳变沿。
可选的，在第二方面的一种可能的实施方式中，根据跳变沿对应的两个相位相邻的相位时钟信号，确定采样时钟信号，可以包括：将两个相位相邻的相位时钟信号中的任意一个作为第一基准时钟信号。将与第一基准时钟信号相差m个等差相位的相位时钟信号，作为采样时钟信号。
可选的，在第二方面的一种可能的实施方式中，若数据信号为多路，该方法还可以包括：根据每路数据信号分别对应的采样时钟信号，确定同步采样时钟信号。根据同步采样时钟信号对每路数据信号分别对应的第一采样信号进行采样，获得并行采样信号。
可选的，在第二方面的一种可能的实施方式中，根据每路数据信号分别对应的采样时钟信号，确定同步采样时钟信号，可以包括：将所有采样时钟信号中相位最大的采样时钟信号作为第二基准时钟信号，将相位最小的采样时钟信号作为第三基准时钟信号；在第二基准时钟信号与下一个时钟周期中第三基准时钟信号的相位之间确定一个等差相位，将等差相位在当前时钟周期中对应的相位时钟信号作为同步采样时钟信号。
可选的，在第二方面的一种可能的实施方式中，若多路数据信号为并行处理，在根据每路数据信号分别对应的采样时钟信号，确定同步采样时钟信号之前，该方法还可以包括：在预设时间段内确定每路数据信号分别对应的采样时钟信号。
第三方面，本申请实施例提供一种芯片。其中，该芯片可以包括本申请任一实施例提供的同源时序自适应装置。
结合上述第一方面以及第一方面的各可能的实施方式、第二方面以及第二方面的各可能的实施方式、第三方面，相位时钟信号的频率与时钟信号的频率相同，n为大于4的正整数。m为大于1且小于n的正整数。采样时钟信号与第一基准时钟信号位于时钟信号的一个周期中。同步采样时钟信号与第二基准时钟信号位于时钟信号的一个周期中。
本申请实施例提供一种同源时序自适应方法、装置和芯片。其中，装置包括：多相位产生器、边沿检测器、相位配置器和数据采样器。本申请实施例提供的同源时序自适应装置，通过相位分段的方式确定了与数据信号相匹配的采样时钟信号，不需要在芯片间进行等长布线。简化了pcb的布线复杂度，节省了pcb的占用面积，降低了成本。
附图说明
图1为现有的pcb布线示意图；
图2为本申请实施例提供的同源时序自适应装置的结构示意图；
图3为本申请实施例提供的同源时序自适应装置的信号流向图；
图4为本申请实施例提供的多相位产生器的结构示意图；
图5为本申请实施例提供的判断数据信号是否存在跳变沿的原理图；
图6为本申请实施例提供的同源时序自适应方法的流程图；
图7为本申请实施例提供的同源时序自适应方法的另一种实现方式的流程图；
图8为本申请实施例提供的芯片的结构示意图。
具体实施方式
图2为本申请实施例提供的同源时序自适应装置的结构示意图，图3为本申请实施例提供的同源时序自适应装置的信号流向图。本申请实施例提供的同源时序自适应装置，可以应用于芯片中，该芯片在芯片间通信场景下可以作为接收端芯片。如图2和图3所示，本申请实施例提供的同源时序自适应装置，可以包括：多相位产生器11、边沿检测器12、相位配置器13和数据采样器14。
多相位产生器11分别与边沿检测器12、相位配置器13和数据采样器14电连接，相位配置器13分别与边沿检测器12和数据采样器14电连接。
多相位产生器11，用于获取时钟信号。根据时钟信号生成n个等差相位的相位时钟信号。相位时钟信号的频率与时钟信号的频率相同，n可以为大于4的正整数。
边沿检测器12，用于获取数据信号。根据相位配置器13配置的n个相位时钟信号对数据信号进行跳变沿检测，判断数据信号是否存在跳变沿。
相位配置器13，用于为边沿检测器12配置n个相位时钟信号。在边沿检测器12确定数据信号存在跳变沿时，根据跳变沿对应的两个相位相邻的相位时钟信号确定采样时钟信号。
数据采样器14，用于获取数据信号。根据相位配置器13确定的采样时钟信号对数据信号进行采样，获得第一采样信号。
具体的，多相位产生器11可以获取时钟信号。边沿检测器12和数据采样器14可以获取数据信号。其中，数据信号和时钟信号为发送端芯片发送过来的数据信号和时钟信号。
多相位产生器11根据时钟信号生成n个等差相位的相位时钟信号。这n个相位时钟信号与时钟信号的频率相同，但是相位不同。通过这n个相位时钟信号，可以获得n个具有相同相位差的相位分段，细化了相位的划分。其中，本申请实施例对于n的取值不做特别限定。n的取值越大，则等差相位越小，每个相位分段的相位差越小。例如：若n＝8，时钟信号的相位为0，则等差相位可以为360/8＝45。每个相位分段的相位差可以为45。n个等差相位的相位时钟信号的相位可以依次为：0、45、90、135、180、225、270、315。n个相位分段可以为：0-45、45-90、90-135、135-180、180-225、225-270、270-315、315-0。若n＝9，时钟信号的相位为40，则等差相位可以为360/9＝40。每个相位分段的相位差可以为40。n个等差相位的相位时钟信号的相位可以依次为：40、80、120、160、200、240、280、320、0。n个相位分段可以为：40-80、80-120、120-160、160-200、200-240、240-280、280-320、320-0、0-40。
多相位产生器11将生成的n个相位时钟信号传输给相位配置器13。相位配置器13为边沿检测器12配置该n个相位时钟信号。边沿检测器12根据该n个相位时钟信号对数据信号进行采样，检测数据信号是否存在跳变沿。
具体的，数据信号的跳变沿，说明了数据信号在从跳变沿开始的一段时间内，可能携带有效数据信息。其中，跳变沿可以包括上升沿或者下降沿。因此，可以根据数据信号的跳变沿确定数据信号的采样位置。如果根据两个不同相位的相位时钟信号分别对数据信号进行采样，确定数据信号存在跳变沿，则说明了数据信号的跳变沿位于这两个相位时钟信号的相位之间。可见，通过多相位产生器11生成的n个相位时钟信号，边沿检测器12可以确定数据信号的跳变沿位于哪两个相位之间，进而可以确定数据信号的跳变沿对应的两个相位相邻的相位时钟信号。
当边沿检测器12确定了数据信号存在跳变沿，则相位配置器13可以根据跳变沿对应的两个相位相邻的相位时钟信号确定与数据信号相匹配的采样时钟信号。可选的，采样时钟信可以为n个相位时钟信号中的一个。进而，相位配置器13可以将采样时钟信号传输给数据采样器14。数据采样器14可以根据采样时钟信号对数据信号采样，获得第一采样信号。
可见，本申请实施例提供的同源时序自适应装置，通过多相位产生器11生成了与发送端芯片发送的时钟信号同频但不同相位的n个相位时钟信号。通过这n个相位时钟信号，可以获得n个具有相同相位差的相位分段。然后边沿检测器12根据n个相位时钟信号确定数据信号是否有跳变沿。如果数据信号有跳变沿，就将数据信号的跳变沿确定在了一个固定的相位分段中。进而相位配置器13可以根据数据信号的跳变沿对应的两个相位相邻的相位时钟信号，来确定与数据信号相匹配的采样时钟信号。由于通过相位分段的方式确定了采样时钟信号，可以将数据信号和采样时钟信号之间的相位进行匹配，因此实现了时序自适应。不需要在芯片间通信时为了保证数据信号和时钟信号在到达接收端芯片时相位不发生变化而设计等长布线。也就不需要在pcb上为了等长布线而导致设计不必要的绕线。简化了pcb的布线复杂度，节省了pcb的占用面积，降低了成本。而节省的pcb面积可以设计其他电路，进而提升了pcb的面积有效利用率。
需要说明的是，本申请实施例对于多相位产生器11、边沿检测器12、相位配置器13和数据采样器14的电路具体实现方式不做特别限定。例如：数据采样器14可以采用d触发器实现。
可选的，作为一个示例，多相位产生器11可以包括：锁相环(phaselockedloop，pll)和至少n个d触发器。锁相环分别与至少n个d触发器的时钟引脚电连接。第一个d触发器的数据输入引脚用于获取时钟信号，第一个d触发器的数据输出引脚与第二个d触发器的数据输入引脚电连接，剩余的d触发器以此类推依次电连接。至少n个d触发器中的n个d触发器的数据输出引脚分别输出n个等差相位的相位时钟信号。
锁相环，用于对时钟信号进行n倍倍频，获得倍频信号。
d触发器，用于根据倍频信号对数据输入引脚上的信号进行采样。
具体的，倍频信号的频率为时钟信号的频率的n倍，这样，在时钟信号的一个周期中，倍频信号将存在n个上升沿。基于d触发器的翻转特性，当d触发器的时钟输入为0时，保持输出不变；当d触发器的时钟输入由0变1时，输出和输入一样。因此，将倍频信号作为d触发器的时钟输入，时钟信号作为d触发器的数据输入，采用d触发器可以获得n个等差相位的相位时钟信号。
可选的，d触发器的数目为n+2个，从第三个d触发器开始输出相位时钟信号。
通过设置n+2个d触发器，第一个d触发器和第二个d触发器用于避免亚稳态问题。所谓亚稳态，是指触发器无法在某个规定时间段内达到一个可确认的状态。
下面通过一个具体示例进行详细说明。假设n为8。
图4为本申请实施例提供的多相位产生器的结构示意图。如图4所示，d触发器为10个，分别记为d触发器1～d触发器10。pll的输入端用于获取时钟信号，pll实现8倍倍频。pll分别与10个d触发器的时钟引脚电连接。d触发器1的数据输入引脚用于获取时钟信号。d触发器1的数据输出引脚与d触发器2的数据输入引脚电连接。d触发器2的数据输出引脚与d触发器3的数据输入引脚电连接。以此类推依次连接。
其中，d触发器3的数据输出引脚可以输出相位时钟信号clk0，相位可以为0。d触发器4的数据输出引脚可以输出相位时钟信号clk1，相位可以为45。d触发器5的数据输出引脚可以输出相位时钟信号clk2，相位可以为90。以此类推，d触发器10的数据输出引脚可以输出相位时钟信号clk7，相位可以为315。
可选的，边沿检测器12具体用于：
根据n个相位时钟信号中每两个相位相邻的相位时钟信号分别对数据信号进行采样，获得第二采样信号和第三采样信号。
若第二采样信号和第三采样信号的异或运算结果为1，则确定数据信号存在跳变沿。
若第二采样信号和第三采样信号的异或运算结果为0，则确定数据信号不存在跳变沿。
具体的，图5为本申请实施例提供的判断数据信号是否存在跳变沿的原理图。如图5所示，clk-p[n-1]和clk-p[n]是两个相位相邻的相位时钟信号，n为大于或者等于1且小于n的整数。根据clk-p[n-1]和clk-p[n]分别对数据信号进行采样，获得第二采样信号d1和第三采样信号d2。将d1和d2进行异或运算。根据异或运算法则，如果异或运算结果为1，说明d1和d2的值不同。若d1为高电平，则d2为低电平，数据信号存在下降沿。若d1为低电平，则d2为高电平，数据信号存在上升沿。如果异或运算结果为0，说明d1和d2的值相同。d1和d2可能同为低电平，或者同为高电平，此时，数据信号没有跳变沿。若d1和d2的异或运算结果为0，则重新根据n个相位时钟信号中两个相位相邻的相位时钟信号对数据信号进行跳变沿检测，直至确定数据信号存在跳变沿或者遍历n个相位时钟信号中所有的两个相位相邻的相位时钟信号为止。
可选的，相位配置器13为边沿检测器12配置n个相位时钟信号时，可以采用串行处理方式，也可以采用并行处理方式。
当采用串行处理方式时，相位配置器13可以每次为边沿检测器12配置一个相位分段对应的两个相位相邻的相位时钟信号，直至遍历所有相位分段。本申请实施例对于相位分段的遍历顺序不做特别限定。例如：若n＝8，时钟信号的相位为0，则可以从相位0开始依次遍历。假设相位时钟信号记为clk-p[k]，k∈[0,7]。clk-p[0]的相位为0。则遍历顺序可以为：clk-p[0]和clk-p[1]、clk-p[1]和clk-p[2]、…、clk-p[6]和clk-p[7]。
当采用并行处理方式时，对并行处理的路数不做特别限定。例如，还以n＝8为例，则相位配置器13可以一次配置8个相位分段分别对应的两个相位相邻的相位时钟信号。也可以一次配置4个相位分段分别对应的两个相位相邻的相位时钟信号，直至遍历所有相位分段。
可选的，边沿检测器12根据相位配置器13配置的n个相位时钟信号对数据信号进行跳变沿检测，判断数据信号是否存在跳变沿，可以采用串行处理方式，也可以采用并行处理方式。当采用并行处理方式时，对并行处理的路数不做特别限定。
可选的，相位配置器13具体用于：
将两个相位相邻的相位时钟信号中的任意一个作为第一基准时钟信号。
将与第一基准时钟信号相差m个等差相位的相位时钟信号，作为采样时钟信号，m为大于1且小于n的正整数。采样时钟信号与第一基准时钟信号位于时钟信号的一个周期中。
其中，本申请实施例对于m的具体取值不做特别限定。可选的，若对数据信号进行单沿采样，则m的取值可以为n的二分之一。若对数据信号进行双沿采样，则m的取值可以为n的四分之一。其中，若n为基数，则n的二分之一或者四分之一可以采用向上取整或者向下取整。
下面以具体示例进行说明。
例如：若n＝8，采用单沿采样，两个相位相邻的相位时钟信号分别为clk-p[1]和clk-p[2]，第一基准时钟信号为clk-p[1]，则采样时钟信号可以为clk-p[1+4]，即clk-p[5]。若n＝9，采用双沿采样，两个相位相邻的相位时钟信号分别为clk-p[6]和clk-p[7]，n的四分之一向下取整为2，第一基准时钟信号为clk-p[7]，则采样时钟信号可以为clk-p[7+2]，即clk-p[1]。
本申请实施例提供了一种同源时序自适应装置，包括多相位产生器、边沿检测器、相位配置器和数据采样器。本申请实施例提供的同源时序自适应装置，通过相位分段的方式确定了与数据信号相匹配的采样时钟信号，不需要在芯片间进行等长布线。简化了pcb的布线复杂度，节省了pcb的占用面积，降低了成本。
进一步地，在本申请实施例中，若数据信号为多路，同源时序自适应装置还可以包括数据同步采样器15。数据同步采样器15分别与多相位产生器11、数据采样器14和相位配置器13电连接。
相位配置器13还用于，根据每路数据信号分别对应的采样时钟信号，确定同步采样时钟信号。
数据同步采样器15，用于根据相位配置器13确定的同步采样时钟信号对每路数据信号分别对应的第一采样信号进行采样，获得并行采样信号。
具体的，当数据信号为多路时，通过数据采样器14对每一路数据信号根据对应的采集时钟信号进行采集得到对应的第一采样信号之后，还需要数据同步采样器15根据同步采样时钟信号对所有的第一采样信号再进行一次统一采样，将得到的并行采样信号作为多路数据信号采样后的最终同步输出。
需要说明的是，本申请实施例对于数据同步采样器15的电路具体实现方式不做特别限定。例如：可以采用d触发器实现。
可选的，相位配置器13具体用于：
将所有采样时钟信号中相位最大的采样时钟信号作为第二基准时钟信号，将相位最小的采样时钟信号作为第三基准时钟信号。
在第二基准时钟信号与下一个时钟周期中第三基准时钟信号的相位之间确定一个等差相位，将等差相位在当前时钟周期中对应的相位时钟信号作为同步采样时钟信号。
下面通过具体示例进行说明。
例如：n＝8，时钟信号的相位为0。相位时钟信号记为clk-p[k]，k∈[0,7]。clk-p[0]的相位为0。数据信号有4路，4路数据信号对应的采样时钟信号分别为clk-p[1]、clk-p[3]、clk-p[4]、clk-p[6]。在4个采样时钟信号中，相位最大的采样时钟信号为clk-p[6]，将clk-p[6]作为第二基准时钟信号。相位最小的采样时钟信号为clk-p[1]，将clk-p[1]作为第三基准时钟信号。在clk-p[6]与下一个时钟周期的clk-p[1]之间还有两个等差相位，这两个等差相位在当前时钟周期中对应的相位时钟信号分别为clk-p[7]和clk-p[0]。则可以将clk-p[7]和clk-p[0]中的任意一个作为同步采样时钟信号。其中，时钟周期是指时钟信号的周期。
又例如：n＝8，时钟信号的相位为0。相位时钟信号记为clk-p[k]，k∈[0,7]。clk-p[0]的相位为0。数据信号有4路，4路数据信号对应的采样时钟信号分别为clk-p[4]、clk-p[5]、clk-p[6]、clk-p[7]。在4个采样时钟信号中，相位最大的采样时钟信号为clk-p[7]，将clk-p[7]作为第二基准时钟信号。相位最小的采样时钟信号为clk-p[4]，将clk-p[4]作为第三基准时钟信号。在clk-p[7]与下一个时钟周期的clk-p[4]之间还有四个等差相位，这四个等差相位在当前时钟周期中对应的相位时钟信号分别为clk-p[0]、clk-p[1]、clk-p[2]和clk-p[3]。则可以将clk-p[0]、clk-p[1]、clk-p[2]和clk-p[3]中的任意一个作为同步采样时钟信号。
可选的，若多路数据信号为并行处理，相位配置器13还可以用于：
在预设时间段内确定每路数据信号分别对应的采样时钟信号。
具体的，通过设置预设时间段，可以避免出现因为某路数据信号无法确定采样时钟信号而导致的确定同步采样时钟信号的时间增长的问题。如果某路数据信号无法确定采样时钟信号，说明该路数据信号可能出现异常，因此也就不需要考虑该路数据信号对于同步采样时钟信号的影响。
其中，本申请实施例对于预设时间段的具体数值不做特别限定。
本申请实施例提供了一种同源时序自适应装置，具体提供了当数据信号为多路时的同源时序自适应装置。实现了多路数据信号的时序自适应，简化了pcb的布线复杂度，节省了pcb的占用面积，降低了成本。
图6为本申请实施例提供的同源时序自适应方法的流程图。如图6所示，本申请实施例提供的同源时序自适应方法，执行主体可以为图2～图5任一装置实施例提供的同源时序自适应装置。如图6所示，本申请实施例提供的同源时序自适应方法，可以包括：
步骤101、获取数据信号和时钟信号。
步骤102、根据时钟信号生成n个等差相位的相位时钟信号。
其中，相位时钟信号的频率与时钟信号的频率相同，n可以为大于4的正整数。
可选的，作为一种具体的实现方式，步骤102，根据时钟信号生成n个等差相位的相位时钟信号，可以包括：
采用锁相环对时钟信号进行n倍倍频，获得倍频信号。
采用d触发器根据倍频信号对时钟信号进行采样，获得n个等差相位的相位时钟信号。
其中，d触发器的数目至少为n个，其中n个d触发器的数据输出引脚分别输出一个相位时钟信号。
步骤103、根据n个相位时钟信号对数据信号进行跳变沿检测，判断数据信号是否存在跳变沿。
可选的，作为一种具体的实现方式，步骤103，根据n个相位时钟信号对数据信号进行跳变沿检测，判断数据信号是否存在跳变沿，可以包括：
根据n个相位时钟信号中每两个相位相邻的相位时钟信号分别对数据信号进行采样，获得第二采样信号和第三采样信号。
若第二采样信号和第三采样信号的异或运算结果为1，则确定数据信号存在跳变沿。
若第二采样信号和第三采样信号的异或运算结果为0，则确定数据信号不存在跳变沿。
步骤104、若数据信号存在跳变沿，则根据跳变沿对应的两个相位相邻的相位时钟信号，确定采样时钟信号。
可选的，作为一种具体的实现方式，步骤104，根据跳变沿对应的两个相位相邻的相位时钟信号，确定采样时钟信号，可以包括：
将两个相位相邻的相位时钟信号中的任意一个作为第一基准时钟信号。
将与第一基准时钟信号相差m个等差相位的相位时钟信号，作为采样时钟信号。
其中，m可以为大于1且小于n的正整数。采样时钟信号与第一基准时钟信号位于时钟信号的一个周期中。
步骤105、根据采样时钟信号对数据信号进行采样，获得第一采样信号。
本申请实施例提供的同源时序自适应方法，应用于图2～图5所示装置实施例提供的同源时序自适应装置，其技术原理和技术效果类似，此处不再赘述。
图7为本申请实施例提供的同源时序自适应方法的另一种实现方式的流程图，本申请实施例在上述方法实施例的基础上，提供了当数据信号为多路时的同源时序自适应方法。如图7所示，在本申请实施例中，同源时序自适应方法还可以包括：
步骤201、根据每路数据信号分别对应的采样时钟信号，确定同步采样时钟信号。
步骤202、根据同步采样时钟信号对每路数据信号分别对应的第一采样信号进行采样，获得并行采样信号。
可选的，作为一种具体的实现方式，步骤201，根据每路数据信号分别对应的采样时钟信号，确定同步采样时钟信号，可以包括：
将所有采样时钟信号中相位最大的采样时钟信号作为第二基准时钟信号，将相位最小的采样时钟信号作为第三基准时钟信号。
在第二基准时钟信号与下一个时钟周期中第三基准时钟信号的相位之间确定一个等差相位，将等差相位在当前时钟周期中对应的相位时钟信号作为同步采样时钟信号。
可选的，若多路数据信号为并行处理，在步骤201，根据每路数据信号分别对应的采样时钟信号，确定同步采样时钟信号之前，还可以包括：
在预设时间段内确定每路数据信号分别对应的采样时钟信号。
本申请实施例提供的同源时序自适应方法，应用于图2～图5所示装置实施例提供的同源时序自适应装置，其技术原理和技术效果类似，此处不再赘述。
图8为本申请实施例提供的芯片的结构示意图。如图8所示，本申请实施例提供的芯片，可以包括：本申请任一装置实施例提供的同源时序自适应装置21。
本申请实施例提供的芯片，在芯片间通信中作为接收端芯片，其中包括的同源时序自适应装置21，可以为图2～图5所示装置实施例提供的同源时序自适应装置，用于执行图6～图7所示方法实施例提供的同源时序自适应方法，其技术原理和技术效果类似，此处不再赘述。