一种实现无限精度的数字锁相环的制作方法

本发明涉及锁相环技术领域，具体涉及一种实现无限精度的数字锁相环。

背景技术：

数字锁相环，将传统的混合信号锁相环中大部分电路用数字电路取代，减小了面积开销，缩短了设计周期。目前业界全数字锁相环主要有两种实现方式，基于分频器架构和基于计数器架构。基于计数器架构的全数字锁相环，电路结构图如图1所示，其工作原理是计数器1与计数器2分别对参考时钟和数控振荡器的时钟相位进行累加，得到二者的频率信息，鉴频鉴相器实现参考相位与数控振荡器相位的比较，比较后的结果通过低通滤波器之后，用于控制数控振荡器增加或降低当前的振荡频率。

现有技术的数字锁相环存在如下缺点:在环路锁定过程中由于计数器的位数有限，计数器在计数达到最大值全1后会回到全0重新计数，从而引起计数结果的跳变。但是在实际的环路工作中，两个计数器虽然计数值相差不大，但是却不一定同时发生计数结果的跳变。以3bit计数器为例，如图2所示，对于左侧的计数波形，两个计数器计数到111(对应十进制7)时下一次计数值均为000(对应十进制0)，鉴频鉴相器输出不会瞬间跳变。对于右侧的计数波形，其中一个计数器计数到7先跳变，而另外一个随后跳变，即跳变不同步，就会导致二者的差值从1瞬间跳变到7，从而引起全数字锁相环发生瞬间频率跳变，随着计数器位数的增加，一个计数器从全1输出到全0输出的跳变数值越大，越容易导致锁相环失锁，这是由计数器工作模式导致的潜在失锁风险，在使用中是不希望看到的。如果计数器具有无限精度(即无限的输出位数)，那么上述问题将不复存在，但是靠无限增加计数器的输出位数是不现实的。因此只有另辟蹊径，实现计数器的“无限精度”，才可以避免因计数器固有工作模式导致的数字锁相环失锁的缺陷。

技术实现要素：

本发明要解决的技术问题在于，针对现有技术的不足，提供一种实现无限精度的数字锁相环，克服现有技术的数字锁相环在一个计数器从全1输出到全0输出跳变时与另一个计数器输出差值过大，造成数字锁相环失锁的缺陷。

本发明为解决上述技术问题所采用的技术方案为：

一种实现无限精度的数字锁相环，包括第一计数器、第二计数器和鉴频鉴相器，还包括无限精度实现模块，第一计数器、第二计数器连接所述无限精度实现模块，所述无限精度实现模块连接所述鉴频鉴相器，所述无限精度实现模块中设置有计数阈值和修正阈值，如果第一计数器或者第二计数器输出到所述无限精度实现模块的计数值大于所述计数阈值，则所述无限精度实现模块将所述计数值减去所述修正阈值得到修正计数值，并将所述修正计数值输出到所述鉴频鉴相器。

根据本发明的实施例，所述无限精度实现模块包括第一运算器、第二运算器、判决器、第一多路选择器和第二多路选择器，所述判决器、第一运算器与第一计数器相连，第二运算器与第二计数器相连，所述判决器、第一运算器与第一多路选择器相连，所述判决器、第二运算器与第二多路选择器相连，第一多路选择器、第二多路选择器与所述鉴频鉴相器相连，第一运算器用于计算第一计数器计数值与所述修正阈值的差值得到第一修正计数值，第二运算器用于计算第二计数器计数值与所述修正阈值的差值得到第二修正计数值，所述判决器用于判定第一计数器计数值是否大于所述计数阈值，并向第一多路选择器和第二多路选择器发送控制信号，第一多路选择器根据所述控制信号选择输出第一计数器计数值或者第一修正计数值，第二多路选择器根据所述控制信号选择输出第二计数器计数值或者第二修正计数值。

根据本发明的实施例，所述无限精度实现模块包括第一运算器、第二运算器、判决器、第一多路选择器和第二多路选择器，第一运算器与第一计数器相连，所述判决器、第二运算器与第二计数器相连，所述判决器、第一运算器与第一多路选择器相连，所述判决器、第二运算器与第二多路选择器相连，第一多路选择器、第二多路选择器与所述鉴频鉴相器相连，第一运算器用于计算第一计数器计数值与所述修正阈值的差值得到第一修正计数值，第二运算器用于计算第二计数器计数值与所述修正阈值的差值得到第二修正计数值，所述判决器用于判定第二计数器计数值是否大于所述计数阈值，并向第一多路选择器和第二多路选择器发送控制信号，第一多路选择器根据所述控制信号选择输出第一计数器计数值或者第一修正计数值，第二多路选择器根据所述控制信号选择输出第二计数器计数值或者第二修正计数值。

根据本发明的实施例，第一计数器和第二计数器的计数输出位数设为n+1，所述计数阈值设为2ⁿ-1+2^n-1，所述修正阈值设为2ⁿ-1。

实施本发明的技术方案，具有以下有益效果：本发明通过模拟实现无限精度的计数器，完全避免了因计数器跳变造成的数字锁相环失锁，巧妙地克服了计数器固有工作模式导致的缺陷，既节省了硬件开销的成本又提高了数字锁相环的工作稳定性。

附图说明

下面通过参考附图并结合实例具体地描述本发明，本发明的优点和实现方式将会更加明显，其中附图所示内容仅用于对本发明的解释说明，而不构成对本发明的任何意义上的限制，在附图中：

图1为现有技术数字锁相环示意图；

图2为现有技术3bit计数器计数过程对比示意图；

图3为本发明数字锁相环示意图；

图4为本发明无限精度实现模块示意图；

图5为本发明无限精度实现模块实施例示意图。

具体实施方式

如图3、图4和图5所示，本发明实现无限精度的数字锁相环，包括第一计数器、第二计数器和鉴频鉴相器，还包括无限精度实现模块，第一计数器、第二计数器连接无限精度实现模块，无限精度实现模块连接鉴频鉴相器，无限精度实现模块中设置有计数阈值和修正阈值，如果第一计数器或者第二计数器输出到无限精度实现模块的计数值大于计数阈值，则无限精度实现模块将计数值减去修正阈值得到修正计数值，并将修正计数值输出到鉴频鉴相器。根据本发明的实施例，无限精度实现模块包括第一运算器、第二运算器、判决器、第一多路选择器和第二多路选择器，判决器、第一运算器与第一计数器相连，第二运算器与第二计数器相连，判决器、第一运算器与第一多路选择器相连，判决器、第二运算器与第二多路选择器相连，第一多路选择器、第二多路选择器与鉴频鉴相器相连，第一运算器用于计算第一计数器计数值与修正阈值的差值得到第一修正计数值，第二运算器用于计算第二计数器计数值与修正阈值的差值得到第二修正计数值，判决器用于判定第一计数器计数值是否大于计数阈值，并向第一多路选择器和第二多路选择器发送控制信号，第一多路选择器根据控制信号选择输出第一计数器计数值或者第一修正计数值，第二多路选择器根据控制信号选择输出第二计数器计数值或者第二修正计数值。在本实施例中可以优选第一计数器和第二计数器的计数输出位数设为n+1，计数阈值设为2ⁿ-1+2^n-1，修正阈值设为2ⁿ-1。

本发明的无限精度实现模块另一种实施方式包括第一运算器、第二运算器、判决器、第一多路选择器和第二多路选择器，第一运算器与第一计数器相连，判决器、第二运算器与第二计数器相连，判决器、第一运算器与第一多路选择器相连，判决器、第二运算器与第二多路选择器相连，第一多路选择器、第二多路选择器与鉴频鉴相器相连，第一运算器用于计算第一计数器计数值与修正阈值的差值得到第一修正计数值，第二运算器用于计算第二计数器计数值与修正阈值的差值得到第二修正计数值，判决器用于判定第二计数器计数值是否大于计数阈值，并向第一多路选择器和第二多路选择器发送控制信号，第一多路选择器根据控制信号选择输出第一计数器计数值或者第一修正计数值，第二多路选择器根据控制信号选择输出第二计数器计数值或者第二修正计数值。在本实施例中可以优选第一计数器和第二计数器的计数输出位数设为n+1，计数阈值设为2ⁿ-1+2^n-1，修正阈值设为2ⁿ-1。

本领域技术人员不脱离本发明的实质和精神，可以有多种变形方案实现本发明，以上所述仅为本发明较佳可行的实施例而已，并非因此局限本发明的权利范围，凡运用本发明说明书及附图内容所作的等效结构变化，均包含于本发明的权利范围之内。