具备有FPGA模块电路的迭板构造的制作方法

本实用新型有关于一种迭板构造，尤指一种具备有多个FPGA模块电路的迭板构造。

背景技术：

随着FPGA(Field-Programmable Gate Array)系统的发展需要愈来愈多的定制化电路设计，因此，研发初期通常会采用FPGA模块电路来验证相关功能，这已是系统产品开发必经的重要过程。利用FPGA模块电路来开发产品，不仅可以缩短产品的研发时间，且可以大幅降低产品研发的成本。

请参阅图1、图2及图3，分别为现有的主电路板的连接器的摆设示意图、FPGA模块电路板的连接器的摆设示意图及迭板构造的侧视图。如图1、图2及图3所示，主电路板10上可以迭设有一或多个FPGA模块电路板20而组成为一迭板构造100，主电路板10通过迭设其上的FPGA模块电路板20扩充电路的功能。

其中，主电路板10的一表面上规划有多个容置区11，如四个容置区11。每一容置区11为一方型区域且分别可供一FPGA模块电路板20进行设置。每一容置区11的四个边上分别设置有至少一主连接器12，例如：左右两边分别设置单一个主连接器12，上下两边分别设置一个或两个主连接器12。每一容置区11中所设置的那些主连接器12(如四个或六个主连接器12)将布设成一口字型态样的主连接器组120。

接续，FPGA模块电路板20包括有至少一FPGA模块(未显示)，其FPGA模块是编程有至少一特定的电路功能。另外，FPGA模块电路板20的一表面的四个边上分别设置有至少一副连接器22，例如：左右两边分别设置有单一个副连接器22，上下两边分别设置有一个或两个副连接器22。每一FPGA模块电路板20中所设置的那些副连接器22(如四个或六个副连接器22)将布设成一口字型态样的副连接器组220。

当主电路板10欲扩充FPGA所编程的电路功能时，各FPGA模块电路板20的各副连接器22分别插接至主电路板10上所对应的主连接器12上，则，FPGA模块电路板20将可以迭设在主电路板10上而组成为迭板构造100。

主电路板10及FPGA模块电路板20以口字型态样布设主连接器12及副连接器22，虽可使得FPGA模块电路板20能够较为稳固地迭设在主电路板10上，但是，主电路板10及FPGA模块电路板20将存在一些电路设计的问题，例如：(1).在主电路板10的表面上设置多个口字型的主连接器组120，主电路板10上的空间将被这些口字型的主连接器组120分隔成破碎的小空间，其将不利于电路组件及其电路布线的布设，在此，为充分提供一宽广的空间摆设电路组件，必须加大主电路板20的板体面积，但是，如此一来将增加主电路板10的成本；(2).为了让主电路板10上能够多一些空间放置其他电子组件，那些口字型的主连接器组120往往会紧密地贴近设置，则，朝内部设置的那些主连接器12的接脚的电路布线将会十分密集且必须穿过其他主连接器12，如此一来，不仅电路布线会较为复杂、布线距离会变长、也容易干扰到其他主连接器12上所传输的信号，且电路验证上也较为不易；(3).FPGA模块电路板20的各副连接器22将分别配置于四边，若各副连接器22的接脚要保有一制性(如电路布线的对称性)时，则，对于电路布在线会有较多的限制；(4).以往只使用单一主电路板10实现多个口字型态样的主连接器组120的设置，会因走线较为复杂而需要使用多层的PCB板以及需要较大的板体面积，导致主电路板10的单价过高。

技术实现要素：

本实用新型的一目的，在于提供一种具备有FPGA模块电路的迭板构造，其包括一主电路板及多个FPGA模块电路板，主电路板上设置多个L型态样的主连接器组，FPGA模块电路板上设置多个L型态样的副连接器组，FPGA模块电路板经由副连接器组与主连接器组间的插接以迭设在主电路板上而成为一迭板构造；在此，以L型态样摆设主电路板中的主连接器组，主电路板的表面上能够有宽广的完整空间可以布设其他电路组件及其电路布线，此外，以L型态样摆设主电路板及FPGA模块电路板上的连接器组，将可以使得连接器组的接脚电路布线可以有效缩短，使得各FPGA模块电路板的FPGA模块之间的信号传输速度将更有效率。

本实用新型的又一目的，在于提供一种具备有FPGA模块电路的迭板构造，其迭板构造包括两个主电路板及多个FPGA模块电路板，两个主电路板分别设置有多个L型态样的主连接器组，FPGA模块电路板的上下表面皆设置有多个L型态样的副连接器组，FPGA模块电路板经由上方设置的副连接器组而与其中一主电路板的主连接器组连接以及经由下方设置的副连接器组而与另一主电路板的主连接器组连接，致使FPGA模块电路板将夹设在两主电路板间而组成为一迭板构造；在此，利用两块主电路板进行FPGA模块电路的设计，其电路设计复杂度将可以因此大幅降低，以缩短开发的时间及成本，另外，由于扩充有多片的主电路板而让FPGA模块的电路功能可以达到优化的运作。

为达成上述目的，本实用新型提供一种扩充有FPGA模块电路的迭板构造，包括：一种具备有FPGA模块电路的迭板构造，包括：一第一主电路板，其一第一表面上规划有多个第一容置区，第一容置区为一方型区域，在各第一容置区的两个边上分别设置有至少一第一主连接器，各第一容置区中所设置的第一主连接器布设成一L型态样的第一主连接器组；及至少一FPGA模块电路板，其一第一表面的两个边上分别设置有至少一第一副连接器，这些第一副连接器布设成一L型态样的第一副连接器组；其中，各FPGA模块电路板分别经由第一副连接器组以插设至第一主电路板中所对应的第一主连接器组。

本实用新型一实施例中，第一主连接器为一底座，第一副连接器为一连接头；或者，第一主连接器为一连接头，第一副连接器为一底座。

本实用新型一实施例中，迭板构造更包括有一第二主电路板，第二主电路板的一第一表面上规划有多个第二容置区，第二容置区为一方型区域，在各第二容置区的两个边上分别设置有至少一第二主连接器，各第二容置区中所设置的第二主连接器布设成一L型态样的第二主连接器组。

本实用新型一实施例中，在FPGA模块电路板的一第二表面的两个边上分别设置有至少一第二副连接器，这些第二副连接器布设成一L型态样的第二副连接器组，各FPGA模块电路板分别经由第二副连接器组以插设至第二主电路板中所对应的第二主连接器组。

本实用新型一实施例中，第二主连接器为一底座，第二副连接器为一连接头；或者，第二主连接器为一连接头，第二副连接器为一底座。

本实用新型一实施例中，第一主电路板上的L型态样的第一主连接器组或第二主电路板上的L型态样的第二主连接器组围绕成一口字型态样。

本实用新型一实施例中，第一主电路板或第二主电路板以一相同的角度方向摆设L型态样的第一主连接器组或L型态样的第二主连接器组。

本实用新型一实施例中，第一主电路板或第二主电路板以一对称的形式或一映射的形式摆设L型态样的第一主连接器组或L型态样的第二主连接器组。

本实用新型一实施例中，第一主电路板上的L型态样的第一主连接器组或第二主电路板上的L型态样的第二主连接器组被摆设成一X字型态样或十字型态样。

附图说明

图1为现有的主电路板的连接器的摆设示意图；

图2为现有的FPGA模块电路板的连接器的摆设示意图；

图3为现有的迭板构造的侧视图；

图4为本实用新型一实施例的第一主电路板的连接器的摆设示意图；

图5为本实用新型一实施例的FPGA模块电路板的连接器的摆设示意图；

图6为本实用新型一实施例的迭板构造的侧视图；

图7为本实用新型一实施例的第二主电路板的连接器的摆设示意图；

图8为本实用新型又一实施例的FPGA模块电路板的连接器的摆设示意图；

图9为本实用新型迭板构造又一实施例的侧视图；

图10为本实用新型又一实施例的第一主电路板及第二主电路板的连接器摆设图；

图11为本实用新型又一实施例的迭板构造的侧视图；

图12为本实用新型又一实施例的第一主电路板或第二主电路板的连接器摆设示意图；

图13为本实用新型又一实施例的迭板构造的侧视图。

附图标记说明：10-主电路板；11-容置区；120-主连接器组；12-主连接器；20-FPGA模块电路板；220-副连接器组；22-副连接器；300-迭板构造；301-迭板构造；302-迭板构造；303-迭板构造；30-第一主电路板；31-第一容置区；320-第一主连接器组；32-第一主连接器；33-第一容置区；340-第一主连接器组；34-第一主连接器；35-第一容置区；360-第一主连接器组；36-第一主连接器；40-FPGA模块电路板；401-第一表面；403-第二表面；420-第一副连接器组；42-第一副连接器；440-第二副连接器组；44-第二副连接器；50-第二主电路板；51-第二容置区；520-第二主连接器组；52-第二主连接器；53-第二容置区；540-第二主连接器组；54-第二主连接器；55-第二容置区；560-第二主连接器组；56-第二主连接器。

具体实施方式

请参阅图4、图5及图6，分别为本实用新型一实施例的第一主电路板的连接器的摆设示意图、本实用新型一实施例的FPGA模块电路板的连接器的摆设示意图及本实用新型一实施例的迭板构造的侧视图。如图4、图5及图6所示，本实施例迭板构造300是由一第一主电路板30及至少一FPGA模块电路板40所组成，FPGA模块电路板40迭设在第一主电路板30上，以使第一主电路板30能够扩充有FPGA模块电路的功能。

其中，第一主电路板30的一第一表面(如上表面)上规划有多个第一容置区31，例如：四个第一容置区31。第一容置区31为一方型区域。在各第一容置区31的两个边上分别设置有至少一第一主连接器32。各第一容置区31中所设置的第一主连接器32布设成一L型态样的第一主连接器组320。另，FPGA模块电路板40的一第一表面401(如下表面)的两个边上分别设置有至少一第一副连接器42，这些第一副连接器42布设成一L型态样的第一副连接器组420。

本实用新型一实施例中，第一主连接器32为一底座，第一副连接器42为一连接头。或者，本实用新型又一实施例中，第一主连接器32为一连接头，第一副连接器42为一底座。各FPGA模块电路板40分别经由第一副连接器组420的第一副连接器42以插设至第一主电路板30中所对应的第一主连接器组320的第一主连接器32。于此，各FPGA模块电路板40能够经由第一主连接器32及第一副连接器42的插接而与第一主电路板30电性连接，且迭设在第一主电路板30之上而成为迭板构造300。

在本实施例中，第一主电路板30上的各第一主连接器42朝着第一容置区31的外围设置，使得第一主电路板30上的该些L型态样的第一主连接器组420围绕成一口字型态样，如图4所示。该些L型态样的第一主连接器组420所围出的一口字型区域将有一个较大的完整空间，部分的电子组件及其电路布线将可以布设在此口字型区域的空间中。于是，本实用新型以L型态样在第一主电路板30上配置多个第一主连接器组320，如此配置方式将使得第一主电路板30的表面上能够有宽广的完整空间可以布设电路组件及其电路布线，则，无需采用板体面积较大的第一主电路板30，以避免提高硬件成本，并因此能够有效缩小所应用产品的体积。

此外，由于第一主电路板30上的各第一主连接器42皆朝着第一容置区31的外围设置，则，各第一主连接器42的接脚的电路布线将往外布设而不会通过其他的第一主连接器42，如此，不仅可避免干扰到其他第一主连接器42上所传输的信号，且具备电路布线简单、布线距离较短及容易执行电路上的验证等等优势。

本实用新型又一实施例中，如图6及图8所示，FPGA模块电路板40的一第二表面403(如上表面)的两个边上分别设置有至少一第二副连接器44，这些第二副连接器44将布设成一L型态样的第一副连接器组440。于此，在FPGA模块电路板40的另一表面上设置另一组副连接器组440，以进一步插接其他功能性的电路板。

请参阅图7、图8及图9，分别为本实用新型一实施例的第二主电路板的连接器的摆设示意图、本实用新型又一实施例的FPGA模块电路板的连接器的摆设示意图及本实用新型迭板构造又一实施例的侧视图。如图7、图8及图9所示，本实施例迭板构造301除包括有第一主电路板30及FPGA模块电路板40外，更包括有一第二主电路板50。

第二主电路板50的一第一表面(如下表面)上规划有多个第二容置区51。例如：四个第二容置区51。第二容置区51为一方型区域。在各第二容置区51的两个边上分别设置有至少一第二主连接器52。各第二容置区51中所设置的那些该第二主连接器52将布设成一L型态样的第二主连接器组520。另，FPGA模块电路板40的一第二表面(如上表面)403的两个边上分别设置有至少一第二副连接器44。那些第二副连接器44将布设成一L型态样的第二副连接器组440。

本实用新型一实施例中，第二主连接器52为一底座，第二副连接器44为一连接头。或者，本实用新型又一实施例中，第二主连接器52为一连接头，第二副连接器44为一底座。则，各FPGA模块电路板40分别经由第一副连接器组420的第一副连接器42以插设至第一主电路板30中所对应的第一主连接器组320的第一主连接器32以及分别经由第二副连接器组440的第二副连接器44以插设至第二主电路板50中所对应的第二主连接器组520的第二主连接器52。于此，各FPGA模块电路板40能够经由第一主连接器32与第一副连接器42的插接以及第二主连接器52与第二副连接器44的插接而分别电性连接至第一主电路板30及第二主电路板50，并因此迭设成迭板构造301。

同于第一主电路板30，本实施例的第二主电路板50上的各第二主连接器52也朝着第二容置区51的外围设置，使得第二主电路板50上的该些L型态样的第二主连接器组520围绕成一口字型态样，如图7所示。该些L型态样的第二主连接器组520所围出的一口字型区域将有一个较大的完整空间，以便提供足够的完整空间让部分的电子组件及其电路布线进行布设，无需采用较大板体面积的第二主电路板50。另，第二主连接器52的接脚的电路布线是可以朝外布设而不会通过其他的第二主连接器52，如此，将可以避免干扰到其他第二主连接器52上所传输的信号。

于是，本实用新型以L型态样设计主电路板30、50及FPGA模块电路板40的连接器32、42、44、52将可得到以下的好处：(1).降低主电路板30、50的电路设计复杂度而排除因复杂的电路设计而衍伸出的除错过程，大幅降低开发的成本；(2).在采用相同板体面积的主电路板30、50的条件下，由于本实用新型采用L型态样配置主电路板30、50的主连接器组320、520，其完整的空间将增大许多而利于电子组件及电路布线的布设；(3).FPGA模块电路板40于上下表面401、403分别设置有L型态样的副连接器组420、440，将可以因此扩充多片的主电路板30、50而让FPGA模块的电路功能可以达到优化的运作；(4).以L型态样配置FPGA模块电路板40上下两面的副连接器组420、440将可以保有副连接器组420、440的连接器42、42的接脚功能一致性；(5).以L型态样摆设各连接器组320、420、440、520中的连接器32、42、44、52，将可以使得连接器32、42、44、52的接脚电路布线可以有效缩短，使得各FPGA模块电路板40的FPGA模块之间的信号传输速度将更有效率。

请参阅图10及图11，分别为本实用新型又一实施例的第一主电路板及第二主电路板的连接器摆设图以及本实用新型又一实施例的迭板构造的侧视图，并同时图5及图8。如图10所示，本实施例的第一主电路板30及第二主电路板50分别包括有多个第一容置区33及第二容置区53。各第一容置区33分别摆设有至少一第一主连接器34。各第一容置区33中所设置的那些第一主连接器34将布设成一L型态样的第一主连接器组340。相同的，各第二容置区53分别摆设有至少一第二主连接器54。各第二容置区53中所设置的那些第二主连接器54将布设成一L型态样的第二主连接器组540。

在本实施例中，将以一相同的角度方向摆设各L型态样的第一主连接器组340或第二主连接器组540，例如：位在左右两侧的第一容置区33或第二容置区53中的第一主连接器组340或第二主连接器组540将以相同的角度方向进行摆设；或者，以一对称的形式摆设各L型态样的第一主连接器组340或第二主连接器组540，例如：位于上下两侧的第一容置区33或第二容置区53中的第一主连接器34或第二主连接器54将以对称的形式进行摆设。当然，在本实用新型又一实施例中，亦可采用一映射的形式摆设各L型态样的第一主连接器组340或第二主连接器组540。

在本实施例中，各FPGA模块电路板40分别经由第一副连接器组420的第一副连接器42以插设至第一主电路板30中所对应的第一主连接器组340的第一主连接器34以及分别经由第二副连接器组440的第二副连接器44以插设至第二主电路板50中所对应的第二主连接器组540的第二主连接器54。于此，各FPGA模块电路板40能够经由第一主连接器34与第一副连接器42的插接以及第二主连接器54与第二副连接器44的插接而分别电性连接至第一主电路板30及第二主电路板50，并因此迭设成迭板构造302。

请参阅图12及图13，分别为本实用新型又一实施例的第一主电路板或第二主电路板的连接器摆设示意图以及本实用新型又一实施例的迭板构造的侧视图，并同时图5及图8。如图12所示，本实施例的第一主电路板30及第二主电路板50分别包括有多个第一容置区35及第二容置区55。各第一容置区35分别摆设有至少一第一主连接器36。各第一容置区35中所设置的那些第一主连接器36将布设成一L型态样的第一主连接器组360。相同的，各第二容置区55分别摆设有至少一第二主连接器56。各第二容置区55中所设置的那些第二主连接器56将布设成一L型态样的第二主连接器组560。

第一主电路板30或第二主电路板50将以不同的角度方向摆设各个L型态样的第一主连接器组360及第二主连接器组560，以便该些L型态样的第一主连接器组360或该些L型态样的第二主连接器组560将被摆设为一近似于X字型的态样或十字型的态样。

在本实施例中，各FPGA模块电路板40分别经由第一副连接器组420的第一副连接器42以插设至第一主电路板30中所对应的第一主连接器组360的第一主连接器36以及分别经由第二副连接器组440的第二副连接器44以插设至第二主电路板50中所对应的第二主连接器组560的第二主连接器56。于此，各FPGA模块电路板40能够经由第一主连接器36与第一副连接器42的插接以及第二主连接器56与第二副连接器44的插接而分别电性连接至第一主电路板30及第二主电路板50，并因此迭设成迭板构造303。

承上，图4、图7、图10及图12所揭示的第一主连接器组320/340/360及第二主连接器组520/540/560的摆设样式仅是本实用新型的部分实施例，熟知本实用新型的技术人员亦可理解本实用新型以多种规则方式或多种角度方向将该些L型态样的第一主连接器组320/340/360或该些第二主连接器组520/540/560摆设在第一主电路板30或第二主电路板50之上，在此，将不再一一陈述。

此外，本实用新型迭板构造301/302/303中的第一主电路板30及第二主电路板50的该些L型态样的第一主连接器组320/340/360及该些第二主连接器组520/540/560是分别采用相同形状的摆设样式进行解说，但是，实际设计时，亦可分别采用不同形状的摆设样式，例如：迭板构造301的第一主电路板30是以图4的口字型的形式样式摆设该些第一主连接器组320，而第二主电路板50是以图12的X字型的形式样式摆设该些第二主连接器组560。

承上所述，本实用新型迭板构造301/302/303以两块主电路板30、50来实现FPGA模块电路板40所提供的特定电路功能，其有关于FPGA模块电路的布线将可分散于两块主电路板30、50之上，故本实用新型所需的主电路板30、50的PCB层数较低而减少主电路板30、50的成本，此外，由于FPGA模块电路的布线分散于两块主电路板30上，其电路设计及其布线将更为简单且弹性，利于电路的检查及验证，进而缩短电路开发的时程。

以上所述仅为本实用新型的一较佳实施例而已，并非用来限定本实用新型实施的范围，即凡依本实用新型权利要求所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本实用新型的保护范围内。