专利名称：存储器集成电路的制作方法
技术领域：
本发明涉及诸如ROM、RAM等具有使存储单元中的数据记录重现的位线的存储器集成电路。
存储单元40的结构包括电容器C4的另一端电极与板极P连接，在板极P与位线BL之间有特定的电位差，在其中间串联连接N.Tr4的漏极D及源极S和电容器C4，利用字线WL的控制信号，以及N.Tr4所具有的定时开关功能，使存在于位线BL中的表示高-低数据(以下写为“Data”)的电荷进行充放电，进行数据的写入和读出。
该存储单元40对其存储单元40进行图4(b)所示的Data4的写入或读出是在该晶体管从断开转向接通的时限内完成的。由于N.Tr4的栅极G与字线WL连接，所以通过将字线WL的电位高-低的转换，实现对N.Tr4进行定时通-断控制。
根据图4(a)、(b)，脉冲波形成的word信号从低向高上升，栅极G变成高时N.Tr4为接通，由于C4中电荷的充电，Data4被存储到存储单元40中，当word信号从高向低下降时，不能进行信息处理。另外，当一次下降到低的word信号再次向高上升时，N.Tr4也为接通，Data4被作为bit(out)信号向字线WL输出。
在此，对于例中所示的N型N.Tr4，空出相当的间隔，间歇性的给予接通定时，进行Data4的写入和读出。这样，只在一个脉冲的word信号从低向高上升的时限内进行信息处理。这种情况与在一个脉冲的word信号从低向高上升的时限和从高向低下降的时限两者连续信息处理的情况相比，信息空白的时间是一半，因此不是连续工作而是间断工作。
然后，Data4向存储单元40的写入速度由循环时间Tc决定。循环时间Tc是指将用于读出或写入的地址给予存储器之后，到可以发出用于下次读出或写入的地址为止的最短时间。因此，存储器集成电路的工作频率越高，循环时间Tc就越短，就可以进行大量、致密的信息读写处理。
另外，在决定N.Tr4为接通条件的逻辑极性中，有N型和P型两种。当该N.Tr4是用第一逻辑极性进行工作的N型MOS晶体管时，栅极G向高上升时为接通；而用第二逻辑极性进行工作的P型MOS晶体管时，栅极G向低下降时为接通。因此，该存储单元40进行Data4的写入或读出时，为了使该N.Tr4从断开转向接通，需要符合决定接通条件的N型或P型的逻辑极性，并对栅极G的电压适当的进行控制。另外，图4中以N型N.Tr4为例进行说明。
由于栅极G与字线WL连接，所以，只有字线的控制电压从低向高转换的第一定时和从高向低转换的第二定时之一符合使实际连接的N型和P型中的一种晶体管接通的条件，对该存储单元进行Data的写入或读出。
但是，字线WL的控制电压从低向高转换的第一定时和从高向低转换的第二定时一定是交互产生的，因此，如果按一定时间计算的话，第一定时和第二定时所占的数量几乎相同。于是，如果在第一定时和第二定时都进行Data的写入或读出，就可以用过去两倍的速度进行信息处理。
于是，首先，作为第一课题，字线WL的控制电压一定具有高和低交替的性质，所以，通过所述在第一定时和第二定时都进行数据的写入或读出，信息处理的速度提高到以往的两倍，实现了高性能化。
接着，作为第二课题是，提供在存储器集成电路制造工艺中即使产生某种程度的缺欠，也可以设定经由缺欠部位的数据无效，而只是有效地应用无缺欠部位数据的电路结构，所以可提高总的材料利用率。
本发明着眼于解决这些课题，其目的在于第一，与以往的存储器集成电路相比，实现在同一时间内进行两倍信息的读写处理这样的高速化，第二，在该存储器集成电路的制造工艺中，提供提高综合材料利用率的、低成本的存储器集成电路。
为了达到所述目的，本发明的存储器集成电路的特征在于具有字线WL；与字线WL交叉的位线BL；在所述字线WL和位线BL的交叉部分设置有多个存储单元10、20；对所述多个存储单元10，20进行所需数据的写入和读出的运算电路；所述存储单元10由电容器C1和N型MOS晶体管N.Tr1构成，所述存储单元20由电容器C2和P型MOS晶体管P.Tr2构成，分别将一对所述的N型MOS晶体管N.Tr1和所述的P型MOS晶体管P.Tr2的栅极G共同连接到同一字线WL上，源极S或漏极D其中一端共同连接到位线BL上，所述电容器C1、C2分别将一端电极共同连接到板极上，并且，相反一端的电极与没有连接所述位线BL的源极S或漏极D连接，所述运算电路由对一对所述存储单元10、20中的任意一个或两个存储单元自由地进行数据的写入和读出的电路构成。
根据这种构成，栅极G向高上升时N型MOS晶体管N.Tr1为接通，栅极G向低下降时P型MOS晶体管P.Tr2为接通，所以通过使栅极G的电压进行高和低的交替，能够以连续交替状态对P型和N型双方的MOS晶体管N.Tr1和P.Tr2进行接通和断开的控制。
这样，本发明涉及的将存储单元10和存储单元20合在一起的存储器集成电路，与由栅极G只具有高性能的N型MOS晶体管N.Tr4的存储单元40构成的存储器集成电路或由栅极G的电压只具有低性能的P型MOS晶体管P.Tr的存储单元(没有图示)构成的存储器集成电路相比，本发明的具有存储单元10、20的存储器集成电路，在同一时间内能够进行两倍的信息读写处理。
另外，本发明涉及的运算电路的特点是在检查结果中，可将经由构成所述一对存储单元10、20的N型和P型MOS晶体管N.Tr1、P.Tr2中含有缺欠一种的数据一律判断为无效，只是有效地应用经由另一种质量良好的MOS晶体管的数据。
一般情况下，在存储器集成电路的IC制造工艺中，当由同一制造工艺形成的MOS晶体管中产生缺欠时，往往是含有该制造缺欠部位的同一制造工艺生产的P型或N型MOS晶体管的大部分会形成同样的缺欠。
但是，例如同一制造工艺生产的P型MOS晶体管尽管大多数是不合格的，但在另一阶段制造生产的N型MOS晶体管有时却全部是高质量品。此外，可以利用专门的IC检验器确定有关这些MOS晶体管的制造质量上的缺欠部位。
因此，用IC检验器对制造后的存储器集成电路进行检查来确定有缺欠部位，例如，如果知道同一IC内的P型MOS晶体管P.Tr2的一组中有缺欠，而N型MOS晶体管N.Tr1的一组全部是优良品，所述一组有缺欠的P型MOS晶体管P.Tr2一律不能使用，而只能有效地应用在同一IC内的全部质量优良的N型MOS晶体管N.Tr1。
因此，按照现有的结构生产的存储器集成电路，即使出现制造质量不合格品，也不能修复后使用，只能进行废弃处理；本发明涉及的存储器集成电路，可以根据所规定的产品质量检查标准，对大批量的产品进行分等级筛选，区别用途和价格后可进行销售。例如，分为优良品、次品及不合格品三个等级，以往被认为没有价值的次品，可产生附加价值。因此，提高了综合的材料利用率。
图2是
图1所示的存储单元10、20中任何一个可以为无效的、连接运算电路等的电路图。
图3是表示对图1所示的存储单元10、20进行Data的写入和读出进行定时的时间图。
图4是与图1的电路图进行比较的现有实例。
图4(a)是从图1所示的一对存储单元去除单侧存储单元的电路图。
图4(b)表示图4(a)所示的存储单元40工作的时间图。
图1示出了本发明的实施方式之一，是存储器主要部分的电路图，N.Tr1的漏极D与位线BL连接，栅极G与字线WL连接，源极S与电容器C1一端的电极连接，构成存储单元10。另外，P.Tr2的漏极D与位线BL连接，栅极G与字线WL连接，源极S与电容器C2的一端电极连接，构成存储单元20。存储单元10和存储单元20分别将主要部分的N.Tr1和P.Tr2中的漏极D与共同的位线BL连接，将栅极G与字线WL连接，与各自的源极S连接的电容器C1、C2的另一端电极与共同的板极连接。
在板极P和位线BL之间有特定的电位差，在其中间串联连接N.Tr1和P.Tr2各自的漏极D及源极S和与各自的源极S连接的电容器C1、C2，利用字线WL的控制信号，N.Tr1和P.Tr2具有定时开关功能，从而使存在于位线BL的表示高-低的Data的电荷充放电，构成进行数据写入和读出的存储单元10和存储单元20。
该存储单元10、20，根据后面图3所述，进行Data1、Data2的写入或读出是在该晶体管从断开切换到接通的时限内完成。由于N.Tr1和P.Tr2各自的栅极G与字线WL连接，所以利用字线WL的电位高-低的转换，用适当的定时对N.Tr1和P.Tr2进行通-断控制。把N.Tr1和P.Tr2作为开关元件，对Data的写入和读出的定时进行设定。通过N.Tr1和P.Tr2各自的源极S连接的电容器C1、C2的电荷的充放电形成Data1、Data2。
这样，在具有可共同读出互相接近配置的存储单元10、20的记忆内容的位线BL的存储器集成电路(没有整体图示)中，一对N.Tr1和P.Tr2各自的漏极D和栅极G为共用的，漏极D与同一位线BL连接，栅极G与同一字线WL连接，各自的源极S连接电容器C1、C2后与板极连接。
于是，在栅极G向高上升时N.Tr1为接通，在栅极G向低下降时P.Tr2为接通。因此，在构成存储单元10的N.Tr1及C1和构成存储单元20的P.Tr2及C2中，一种逻辑极性的晶体管(简写为Tr)为接通后，进行Data的写入或读出时，另一种逻辑极性的Tr为断开，不能进行Data的写入或读出。即，存储单元10和存储单元20是互补关系。具有对构成这种存储单元10、20的N.Tr1和P.Tr2中任一逻辑极性Tr自如地进行选择性的Data写入和读出的运算电路(没有图示)。利用这一运算电路，可对任一逻辑极性给予选择性的接通定时，自如进行Data的写入和读出。
这样，利用字线WL的电压高和低的交替，使与字线WL连接的P型和N型Tr各自栅极G的高和低进行交替，可以进行N.Tr1和P.Tr2交替的接通和断开控制。
于是，与只形成栅极G的电压具有高功能的N.Tr1的存储单元10的结构或栅极G的电压具有低功能的P.Tr2的存储单元20的结构相比，本发明的存储单元10、20在同一时间内可读写两倍的信息。
图2是图1所示的具有使存储单元10、20的任何一个无效的连接运算电路等的电路图。在该电路图中，存储单元10、20与字线WL和位线BL的连接与图1的连接相同，通过其位线BL，输入bit(in)信号，输出bit(out)信号。删除部件21与位线BL连接，以便进行存储单元10和存储单元20中任选一方的bit(out)信号的删除操作。
删除部件21除了所述的位线BL以外，还将字线WL的word信号本身和word信号通过反相器23求反后的反相word信号、位线BL、EX1、EX2输入到删除部件21。在删除部件21的后端连接读出放大器22，进行公知的高-低判断，其读出放大器22的输出与位线列选择开关24及公共数据输入输出线I/O连接。利用删除部件21，如后面图1～图3中所述，如果输入外部信号EX1，则Data1被删除，如果输入EX2，Data2被删除。
图3是表示对图1所示的存储单元10、20的Data写入和读出工作进行定时的图，具有数字Data含义的Data1、Data2信号以bit(in)信号所示的定时存在，word信号上升时，Data1记录到存储单元10，word信号下降时，Data2被记录到存储单元2。
在图1所示的存储单元10、20中，栅极G向高上升时N.Tr1为接通，栅极G向低下降时P.Tr2为接通。因此，构成存储单元10的N.Tr1和C1及构成存储单元20的P.Tr2和C2中的一种Tr为接通后，进行Data的写入或读出时，另一种Tr由于是断开，所以不能进行Data的写入和读出。即，存储单元10和存储单元20是互补关系，在word信号上升时，存储单元10工作，word信号下降时，存储单元20工作，因此，word信号在一个脉冲内，可在上升时和下降时两方面定时，进行Data的写入或读出。这样，对于P型和N型两种逻辑极性的Tr连续的给予接通定时，进行Data的写入和读出。
在这里，循环时间Tc如果是一致的，则如图4(b)所示一半时间产生信息空白的工作，与图4(b)所示的bit(out)信号间断性的写入和读出Data4的情况相比，图3所示的致密工作的存储器可读写处理两倍的信息量。因此，处理速度可以说达到了两倍。
图1～图3说明了如果输入外部信号1，则Data1被删除，如果输入外部信号2，Data2被删除的工作原理。首先，删除的理由是，Data1和Data2其中一个为正常而另一个为异常时，如果使用正常的一个，则删除异常方，一般来说，即使存储器集成电路的功能减半，只使用存储单元10或存储单元20中的正常的一个，也可以使次品产品化。另外，最好利用公知的检验器进行异常的判断，检查输出的Data。
图1～图3中，如果利用所述的检验器将Data1判断为异常，则用任意的长度，将一个脉冲的高的外部信号EX1输入到删除部件21。这样，如虚线所示，形成与word信号上升的时间同步的删除信号CA1这种删除信号CA1在高期间，利用删除部件21的内部处理删除Data1，不输出bit(out)信号。这样，可以利用将外部信号EX1输入到删除部件段21，使输出异常Data的存储单元10不予使用，所以实际上等于没有。
根据图1～图3，如果Data2被所述的检验器判断为异常，则用任意的长度，将一个脉冲的高的外部信号EX2输入到删除部件段21。于是，如虚线所示，形成与反转word信号上升的时间同步的删除信号CA2，这种删除信号CA2在高的期间，利用删除部件21的内部处理删除Data2，不输出bit(out)信号。这样，由于将外部信号EX1输入到删除部件21，输出异常Data的存储单元20，可以控制不使用。
一般情况下，在存储器集成电路的IC制造工艺中，由同一制造工艺形成的MOS晶体管发生缺欠时，含有缺欠部位的同一工艺的P型或N型的任何一种MOS晶体管大部分具有相同的缺欠。但是，利用公知的检验器检查，可以很容易的确定其不良部位。
另外，构成存储单元10、20的N型和P型MOS晶体管N.Tr1、P.Tr2中，含有缺欠的逻辑极性的一组MOS晶体管一律不能使用，在同一IC内，总体而言，只能有效应用产品质量良好的逻辑极性的一组MOS晶体管。
按照现有的结构生产的存储器集成电路，即使出现制造质量不合格品，也不能修复后使用，只能进行废弃处理；本发明涉及的存储器集成电路，可以根据所规定的产品质量检查标准，对于大批量的产品进行分等级筛选，区别用途和价格后可进行销售。即，分为优良品、次品及不良品三个等级，产生与次品相对应的附加值。因此，提高了综合的材料利用率。
如以上说明的结构的本发明由于能够将P型和N型两种MOS晶体管以连续交替状态进行通-断的控制，因此与只是栅极G的电压在高时为接通的N型MOS晶体管的结构，或只是栅极G的电压在低时为接通的P型MOS晶体管的存储单元的结构相比，本发明涉及的存储器在同一时间内可进行两倍的信息读写处理。
另外，按照现有的结构生产的存储器集成电路即使发生制造质量不合格，也不能修复后使用，只能进行废弃处理；本发明涉及的存储器集成电路，可以根据所规定的产品质量检查标准，对大批量的产品进行分等级筛选，区别用途和价格后可进行销售。即，分为优良品、次品及不良品三个等级，产生与次品相对应的附加值。因此，本发明提高了综合的材料利用率。
符号说明10、20、40 存储单元24 位线列选择开关BL 位线C1、C2、C4 电容器CA1、CA2删除信号D 漏极Data1、Data2、Data4 数据EX1、EX2外部信号G 栅极I/O 公共数据输入输出线N.Tr1、N.Tr4N型MOS晶体管P.Tr2 P型MOS晶体管S 源极Tc 循环时间WL 字线
权利要求
1.一种存储器集成电路，其特征在于包括字线WL；与该字线WL交叉的位线BL；在所述字线WL和所述位线BL的交叉部分设置着多个存储单元(10)、(20)；具有对所述多个存储单元(10)、(20)进行写入和读出所需的数据的运算电路；所述存储单元(10)由电容器C1和N型MOS晶体管N.Tr1构成；所述存储单元(20)由电容器C2和P型MOS晶体管P.Tr2构成；将一对所述N型MOS晶体管N.Tr1和所述P型MOS晶体管P.Tr2各自的栅极G共同连接到同一字线WL上，源极S或漏极D其中一端共同连接到同一位线BL上；分别将所述电容器C1、C2的一端的电极与所述存储器集成电路的板极共同连接，另外相对一端的电极与未连接所述位线BL的源极S或漏极D连接；所述运算电路由对所述一对存储单元(10)、(20)中的任意一个或两个存储单元自由地进行读写数据的电路构成。
2.根据权利要求1所述的存储器集成电路，其特征在于具有能使经由所述N型和P型MOS晶体管N.Tr1、P.Tr2中的检查结果中含有缺欠的一种MOS晶体管的数据一律无效，而只有效地应用经由另一种质量良好的MOS晶体管的数据的运算电路。
全文摘要
本发明涉及一种存储器集成电路，其实现了信息处理速度约是以往两倍的高速化信息处理。并且，即使有一部分有缺欠，也可有效地利用无缺欠的存储单元，从而使材料利用率提高。其中，具有可在一对存储单元(10)、(20)进行数据写入和读出的位线BL的存储器集成电路包括栅极G分别与同一字线WL共同连接、源极S或漏极D的一端与同一位线BL共同连接的一对N型MOS晶体管N.Tr1及P型MOS晶体管P.Tr2；一端电极分别与没有连接所述同一位线BL的源极S或漏极D进行连接、另一端电极与所述存储器集成电路的板极连接的电容器C1、C2；在所述存储单元(10)、(20)中，具有对任一存储单元自由地进行选择性的数据写入和读出的运算电路。
文档编号G11C11/4076GK1444283SQ0311923
公开日2003年9月24日 申请日期2003年3月6日 优先权日2002年3月8日
发明者川口一雄 申请人:精工爱普生株式会社