专利名称：一种用于非挥发性存储器的平衡对称式读出放大电路的制作方法
技术领域：
本发明涉及一种半导体存储器的辅助电路，更具体地说，是关于电可擦除(擦抹)可编程序的只读存储器的数据读出放大器的平衡对称式输入电路。
图1中常规EEPROM其一个基本存储单元，包括一选择晶体三极管101和与其串联的一只浮置栅晶体三极管102。由8位这样的基本存储单元构成一个字节100，一只字节选择晶体三极管103对浮置栅晶体三极管102的控制栅极104提供偏压CG，浮置栅晶体三极管的源极都连接一公共接点CS，在EEPROM的存储单元处于不同操作模式，例如编程、擦抹和读操作期间，公共接点CS被偏置于不同电平，所有单元选择晶体三极管101和字节选择晶体三极管103的栅极都连接到字线WL节点，每个存储单元的漏极连接相应位线BL0-BL7，并分别连通每一存储单元。常规的EEPROM允许每个存储单元藉助选择晶体三极管对每个字节进行编程序，电闪式EEPROM(图2)200通常是由浮置栅晶体三极管201来构成，为了减少存储单元的面积并因此缩小芯片尺寸而没有像常规EEPROM那样用选择晶体三极管和字节选择晶体三极管。所有浮置栅晶体三极管的栅极都连接一公共字线WL和所有的源极都连接一公共电源节点CS，每个存储单元的漏极连接相应的位线BL0-BL7，类似于常规EEPROM每根位线BL0-BL7允许各自存取每个存储单元的数据。电闪式EEPROM由于没有选择浮置栅晶体三极管来隔离多个存储单元，所以要求在许多存储单元同时完成擦抹操作，通常称之为区段擦抹(sector erase)，储存单元阵列称为存储单元组(有时也称做“区段”或“方块”)。
半导体存储器里包含非常小的存储单元阵列，电子数据就存储在这些存储单元里，由于这些数据信号一般非常小，所以需要读出放大器来放大这些来自这些存储单元的数据信号，读出放大器通常采用分差放大器，在其一端输入数据信号并在其另一端输入参照信号。通常的解决方法是利用匹配相邻存储单元之阵列的物理特性，借助一平衡式电路来提高检测这些数据信号的灵敏度。
图3A和图3B是已有的一种用于半导体存储器件的平衡式读出电路的原理图。如图所示，存储器件300包括一上存储单元组302和一相应的下存储单元组304，它们联接到一读出放大器组310。由存储单元阵列构成的两个存储单元组302，304可以通过字线和位线来选中，选中的那些位线在图中以标号306来指明。当一字线被激励时，向位线装入数据信号，激励的字线叫做选中字线，参阅图中标号308。
选中的存储单元阵列302和未选中的存储单元阵列304的所有位线都通过乘法器电路312连接一组读出放大器310，这些读出放大器310是安装在二个存储单元阵列302，304之间，在图3A，3B的具体电路中，一组四位线306经某一乘法器电路312连接某一读出放大器310，该读出放大器310由上数据线314连接上存储单元阵列的乘法器电路312和由下数据线316连接下存储单元阵列的乘法电路312。
一平衡式读出放大电路由读出放大器310的两个输入端所提供的精准的匹配阻抗来实现。这就是当无论选中上存储单元阵列302或者选中下存储单元阵列304时，都通过激励图3A和图3B中两个上、下存储单元阵列302，304的乘法器电路312来实现。
EEPROM器件的擦抹操作时间是较长的，通常比读操作消耗更多的时间，由于擦抹操作会消耗大量的时间，所以读周期可能是难以接受的长，为了允许EEPROM器件连续进行读操作，通常是把EEPROMs的存储阵列分成许多个存储单元组和在电闪式EEPROM存储器件实现边读边写功能，即一边读某一存储单元组一边对另一存储单元组写(擦抹和编程序)数据。
平衡式读出电路，在DRAMs和SRAMs有效，但应用到常规EEPROMs和电闪式EEPROMs，尽管这些只读存储器件有多个存储单元组，却可能有问题。一个理由是向EEPROM存储单元写数据一般要使用高电压，而提供平衡负载的存储单元组可能正处于编程序或擦抹状态，因此，EEPROMs的读出性能通常不如DRAMs和SRAMs好。一个解决办法是中止写操作，在这种情况下，提供平衡负载的存储单元组便从写操作暂停下来而为正在读操作的存储单元组提供匹配负载。美国专利US6,052,308提供了一个技术解决方案，即为了克服电闪式EEPROM而使用平衡式读出电路而涉及的过擦抹问题，必须增设一再映像电路。
常常把处于“耗尽态”(depteted)的存储单元叫做“过擦抹”，这种状态下，电闪式EEPROM存储单元在擦抹操作后，浮置栅极本质上是充正电，存储单元起着一个耗尽型晶体管的作用。擦抹操作通常是将正高压电压加到电闪式EEPROM存储单元的源极来完成，电子在擦抹操作中被从浮置栅极除去。结果，耗尽型“过擦抹”了的电闪式EEPROM存储单元不能用控制栅极保持在某一电平来关断，“耗尽态”的存储单元将导入不希望的漏电流，该漏电流能够破坏两个进行比较的存储单元组的平衡。
为了说明这个问题，图4描述了美国专利6,052308所公开的用于EEPROM的一个理想的平衡式读出电路，该读出放大器400有一第一输入端(+)和一第二输入端(-)，根据在这两个输入端所示的电流差，该读出放大器400产生一DATA信号。该第一输入端(+)连接至一上数据线402，一乘法电路404，和一个上存储单元阵列位线406；两个存储单元Q400和Q402都连接到上存储单元阵列位线406，该第二输入端(-)与该第一输入端(+)平衡，并连接到一下数据线408，一乘法器电路404和一下存储单元阵列位线410。两个存储单元Q404和Q406都连接到下存储单元阵列位线410。图4A中的存储单元(Q400，Q402，Q404和Q406)都是如图1所示的EEPROM存储单元的“单晶体三极管”(1-T)，显示在图2中的EEPROM存储单元的“双晶体三极管”(2-T)可以以相同的方式排列成平衡读出电路。
图4B说明与图4A相同的结构和存取操作，但计入非理想的效果，这些非理想的效果是在出现耗尽态存储单元的情况发生的。图4B的电路结构以与图4A相同的标记符号来标记。假设在从存储单元Q402读出数据之前，下存储单元阵列(Q404和Q406)已经受到擦抹操作，该擦抹操作已把存储单元Q404置于耗尽态。本来擦抹操作后的软编程(soft program)操作可以校正存储单元Q404，但为了允许读存储单元Q402而中止擦抹操作将使得这种软编程无法完成。
如图4B所示，存储单元Q402处于耗尽态并因此流出一电流Idata，参照电流源412耦联读出放大器的第二输入端(-)，并引起在第二输入端(-)流出电流Iref，然而，与图4A的理想情况不同，在图4B中，处于耗尽态存储单元Q404不管其控制栅极是低电平与否也流出电流Idep，结果，该读出放大器的第二输入端(-)流出一等于Iref+Idep的电流，其方向与电流Iref相反。这可能导致数据读出操作花去太长的时间(低良品率)或在最坏的情况下，出现完全错误的数据信号。
电闪式EEPROM中处于耗尽态的存储单元可由软编程来校正(也称之为“矫正(repair)”，“治疗(heal)”和“致密(compaction)”)，软编程注入小量负电荷到浮置栅极，使存储单元重新起着增强型器件的作用。对完成擦抹操作和矫正操作的电闪式EEPROM的一个存储单元组来说，存储单元在高运行温度下个别地具有一些小的漏电流，因为这些存储单元可能受到的修补还不够多，虽然这些小漏电流不会大规模的读出问题，但在高温下将减小读出放大电路的容差范围并引起低良品率。
美国专利6,502,308介绍一种再映像电路和四个存储单元组来解决上述关于擦抹——中止和耗尽态存储单元的问题，如图5所示，此方法是将正在进行擦抹的存储单元组再映像到与其不同的另一个替换的存储单元组。
在图5中，有四个存储单元组502A-502D，每个存储单元组连接到相应的乘法器电路504A-504D，这些乘法器电路提供分别对应它们的存储单元组中的存储单元的连接通路，例如，通过乘法器电路504A提供连接位于存储单元组502A内的存储单元，存储单元组502A-502D和乘法器电路504A-504D可根据他们如何分组来连接读出放大器组506，如图5所示，乘法器电路504A和504B(并因此，存储单元组502A和502B)借助若干上数据线508A连接到读出放大器组506，这样，存储单元组502A和502B可以看作上存储单元组和乘法器电路504A，504B可以看作上乘法器电路。在平衡方式下，乘法器电路504C和504D由下数据线508B连接读出放大器组506，存储单元组502C和502D可以看作下存储单元组，而乘法器电路504C和504D可以看作下乘法器电路。应该理解，名词上和下是定义至该读出放大器组的连接关系，不应该看作根据相应的具体方向。用于在读出放大器组506内的各放大器的参照电流由参照电流源电路510提供。
列地址信号COLADD由列地址产生，并确定选中的存储单元组502A-502D的列地址连接到相应数据线508A或508B。在读存取操作时产生存储单元组译码信号BNK和将一对乘法器电路504A-504D接通。接通的一对乘法器电路504A～504D将包括一上乘法器电路504A或504B和一下乘法器电路504C或504D，此电路导致同时读取一对存储单元组一个存储单元组是上存储单元组，而另一只存储单元组是下存储单元组。这种情况，给读出放大器组504提供了平衡的二个输入阻抗。哪一对存储单元组被选中将取决于被选中的行地址和再映像信号REMAP。当提供存储单元组数据时，再映像信号REMAP不决定哪组存储单元组502A-502D来提取数据信号，而只确定起平衡阻抗作用的存储单元组。在擦抹中止后，REMAP信号由确定地址范围的任一部分地经擦抹的存储单元组502A-502D产生。在读操作期间，此地址范围与起平衡阻抗作用的存储单元组502A-502D的地址相比较，如果不匹配，REMAP信号被禁止并因有一预确定的起平衡阻抗作用的存储单元组502A-502D读操作则按常规继续进行。然而，如果匹配，在擦抹中止前REMAP信号激活，这表明擦抹操作正在一个作为平衡负载的存储单元组中进行。一个作为替换的另一存储单元组502A-502D将被选取作为平衡负载。
上述的已有技术存在如下缺点1.要求中止正在起平衡负载作用的存储单元组的擦抹操作，使存贮在平衡负载存储单元组的数据丢失，这些数据将需要再加载并重写，浪费处理时间。
2.特别是在如汽车电子类要求高温操作的产品中，未能解决未充分矫正的存储单元的小漏电流问题。因此在“矫正”，“软编程”，或“压缩(致密)”处理期间，对控制存储单元的阈值电压有更严格的要求。
3.数据线穿越四个存储单元组连接乘法器电路导致引线长，增加了读出放大器的输入容性负载，因此降低了读出操作的速度，影响存储器的性能；4.多存储单元组的解决方法不适用于面积小的存储器件，当把一小存储阵列分成多存储单元组时，由于使用了额外的乘法器电路和译码电路，便会付出芯片面积的昂贵代价。
3.本发明适用于单个存储单元组和多个存储单元组的存储器件；4.没有穿越多个存储单元组的长的数据线，以提高读操作速度和达到更高的良品率。本发明的技术方案如下一种用于非挥发性存储器的平衡对称式读出放大电路，包括至少一只分差放大器，其有两个输入端；至少有二根数据线，一为奇位数据线，另一为偶位数据线，分别连接该分差放大器的两个输入端；其特点是存储单元阵列至少有一个存储单元组，存储单元组中的位线分成奇数位线和偶数位线；对应每一根位线设一只列乘法器电路，并定义为奇数列乘法器电路和偶数列乘法器电路，奇数位线经奇数列乘法器电路连接奇位数据线，偶数位线经偶数列乘法器电路连接偶位数据线；设有至少二根字线，一为奇位字线，连接所有的奇数列乘法器电路的控制端，另一为偶位字线，连接所有的偶数列乘法器电路的控制端；至少在存储单元阵列的适当处设一根平行且阻抗与位线匹配的仿真位线，并相应与其连接的一只参照电流源，以及一只奇数仿真列乘法器电路和一只偶数仿真列乘法器电路，该仿真位线经奇数仿真列乘法器电路连接奇位数据线，而经偶数仿真列乘法器电路连接偶位数据线，以及奇、偶数仿真列乘法器电路的控制极分别连接仿真奇、偶控制线。
进一步，所述的至少一根平行且阻抗与位线匹配的仿真位线，布设在存储单元阵列的一端边缘或阵列中央；所述的存储单元阵列为一个单独的矩阵，其中的存储单元的位线以奇、偶交替排列，与之相应的列乘法器电路也以奇、偶交替排列，并分别经相应的列乘法器电路后的位线也交替连接相应的奇、偶位数据线；所述的存储阵列为一个单独的矩阵，其中的存储单元位线分成奇、偶组位线交替排列，相应地，列乘法器电路也以奇、偶组交替排列，并分别经相应的列乘法器电路后的位线也以奇、偶组交替连接奇位数据线、偶位数据线；所述的存储单元奇、偶组位线系指以2根或4根或8根位、16根或32根位线构成的奇、偶组位线；所述的2根奇、偶数据线沿着所说存储单元阵列的边缘布设；列地址译码产生四个列选择信号COLADD-ODD、COLADD-EVEN、DUMMY-ODD和DUMMY-EVEN；根据本发明，用于非挥发性存储器的平衡对称式读出放大电路，其特点是所述的存储单元阵列包含两个结构相同的存储单元组，该分差放大器及连接其两个输入端的两根奇、偶位数据线布设在该二个存储单元组之间，该二个存储单元组中的存储单元位线经相应的列乘法器电路分别连接奇位数据线和偶位数据线；所述的存储单元位线以奇、偶数交替排列，相应地，奇、偶交替连接奇位数据线和偶位数据线；所述的二个存储单元组中的存储单元位线分成相同的奇、偶组位线交替排列，并将奇、偶组位线经相应的奇、偶组列乘法器电路连接奇位数据线和偶位数据线；更具有地，在所述的两个存储单元之间设置8只分差放大器，并有16根奇、偶位数据线交替排列，依次组成8对奇、偶组数据线，每组数据线分别连接相应一只分差放大器，并在每一个存储单元组的两端分别布设4根奇、偶仿真位线和4只分别连接该4根奇、偶仿真位线的奇、偶数参照电流源和相应的奇、偶数仿真列乘法器电路；每一个存储单元组的一端布设的4根奇、偶仿真位线连接相近的2只分差放大器上的奇、偶位数据线，而奇、偶存储单元组中的奇数组的8根位线依次与8根奇位数据线相连接，而偶数组的8根位线依次与8根偶位数据线相连接；所述的分别连接4根仿真位线的4只参数照电流源可以由一只电流镜型的参照电流源来取代，或分成二组，每组各连接一只电流镜型以参照电流源；在所述的设在每个存储单元组两端的4根奇、偶数仿真位线及相应的参照电流源和列乘法器电路可布设在所述的存储单元组的中央部；所述的参照电流源为电流镜型电源，并且每相信相邻的2根或4根或8根仿真位线连接一只电流镜型的参照电流源；所述每个存储单元组中的奇、偶组位线包括由2根或4根或16根或32根位线构成的奇、偶组位线。
本发明的优点是1.由于本发明的平衡对称的读出电路具有精确的输入阻抗匹配和读出检测能力，因此，适用于低电压，高速度和大工作温度范围的EEPROM和电闪式EEPROM存储器件；2.当某个存储单元组正在执行读操作时，本发明允许其它存储单元组没有中止，继续擦抹操作；3.本发明完全消除未充分擦抹存储单元的小漏电流，因此，提高了读操作速度和产品在高温下的合格率；4.本发明可用于单一存储单元组和用于两个或多个存储单元组，以及适用于不同布局密度的存储器件；5.由于不存在经过多个存储单元组的长的数据线，因此，可提高读速度，和/或可取得更高的产品良品率。
6.本发明可用于串联接合的存储单元组或并联接合的存储单元组；7.在多个存储单元组中，由于减小电荷泵负载，可以使用更小的电荷泵，因此可减小芯片面积。
图1是常规的EEPROM中8位存储单元构成的一个字节的电路原理图。
图2是已有电闪式EEPROM中8位存储单元构成的一个字节的电路原理图。
图3A和图3B是已有的一种用于半导体存储器件的平衡读出电路原理图。
图4A是已有的一种EEPROM存储器平衡式读出电路的理想工作情况示意图。
图4B是已有的一种EEPROM存储器平衡式读出电路的非理想工作情况示意图。
图5是已有技术的EEPROM存储器平衡式读出电路原理图。
图6是本发明的单一存储器单元组的平衡式对称读出电路示意图。
图7是本发明的具有串联接合两个存储单元组的平衡式对称读出电路示意图。
图8是本发明中的另一种列乘法器电路译码使能原理图。
图9是本发明中在两个存储单元组上的字节译码电路示意图。
图10是本发明在并联接合式EEPROM存储器件的实施例示意图。
图11是本发明中的读出参照电流源Iref的另一布局设置的实施例示意图。
本发明的较好实施例可以用于通用的电可擦除和可编程序的只读存储器(EEPROM)或电闪式的电可擦除和可编程序的只读存储器(Flash EEPROM)的读出电路，这些EEPROMs可以是一个独立的器件或一个嵌入式存储器，包括作为大规模集成电路如微处理器或微控制器的一部分。
一个半导体存储单元阵列是由许多相同存储单元组成，这些相同的存储单元组织成行(字线)和列(位线)。在半导体器件的制作过程中，要求均匀地制作这些存储单元。但是，为了减少半导体制作中光照工艺的邻近效应，沿着存储单元阵列的边界增加几条仿真位线和几条仿真字线乃是半导体制作的普通常事。这些仿真位线和字线的目的是使在该存储阵列的两端边缘制造出与存储单元阵列中的存储单元具有相同的物理特性，本发明利用这些仿真位线和另外增加的数据线来构成与存储单元阵列中正在进行存取的存储单元具有相匹配的阻抗负载。
图6显示之较好实施例，以方框图示出，和以通用标记符号600表示。图6描述一个串接的EEPROM存储单元组。较好实施例可以用多个存储单元和/或并联接合方式来实现，这些实现方案将在图7～图11中予以描述。
在图6中，为了消除光照制程的邻近效应，单个存储单元组600由所要求的仿真位线602C-E和仿真字线(未示出)所包围，存储单元阵列的全部位线602A-B被分成两组，即奇数位线602A和偶数位线602B，两根仿真位线602C-D用来提供平衡阻抗，两根仿真位线602C-D的阻抗负载与存储单元阵列位线602A-B的阻抗精确相同。
两个读出参照电流源Iref-ODD和Iref-EVEN分别连接仿真位线602C-D。参照电流用于测定在存储单元字组内的选中的存储单元的逻辑状态。
两根数据线604A和604B都沿着存储单元阵列边缘布置来代替通常的一根数据线，所有位线都通过列乘法器电路603A-D连接数据线。乘法器电路分成奇数组603A和偶数组603B。所有奇数位线602A都连接奇位数据线604A，所有的偶数位线602B都连接偶数位数据线604B；同样，奇位仿真位线602C通过奇数列乘法器电路603C连接奇位数据线604A和偶位仿真线602D连接通过偶数列乘法器电路603连接偶位数据线604B。奇位数据线连接读出放大器的第一输入端(+)和偶位数据线连接读出放大器的第二输入端(-)。
译码列地址以产生四个列选择信号COLADD-ODD、COLADD-EVEN、DUMMY-ODD和DUMMY-EVEN，偶数位地址和奇数位地址可以用列地址中的最小地址位来选择。例如，在某一奇数位线602A上正在读一存储单元的情况，信号COLADD-ODD将接通某一奇数列乘法器电路603A，以把奇数位线602A连接奇位数据线604A，而信号COLADD-EVEN将断开偶数位线602B和偶位数据线604B。在此情况下，信号DUMMY-EVEN将接通偶位仿真列乘法器电路603D，该偶数仿真位线602D将连接到偶位数据线604B，偶数仿真位线602D和它的乘法器电路603D将提供匹配阻抗和该奇数位线602A及其乘法器电路603A的阻抗比较，参照电流源Iref-EVEN由另一选择信号选取。该参照电流源Iref-EVEN选择信号与信号DUMMY-EVEN同时激励。读出放大器把参照电流与存储单元电流比较，确定该存储单元的逻辑状况和输出一个逻辑信号DATA。
同样，在一偶数位线602B上读一存储单元的情况，信号COLADD-EVEN将对某一偶数列乘法器电路603B接通，以把某一偶数位线602B连接到偶位数据线604B，而信号COLADD-ODD将断开奇数位线602A和奇位数据线604A，在此情况下，信号DUMMY-ODD将接通奇位仿真列乘法器电路603C，奇数仿真位线602C将连接奇位数据线604A，奇数仿真位线602C和其乘法器电路603C将提供匹配阻抗与某偶数位线602B及其乘法器电路603B的阻抗比较，参照电流源Iref-ODD由另一选择信号所选中，该参照电流源Iref-ODD选择信号与该DUMMY-ODD信号同时动作，读出放大器比较参照电流和存储单元电流，测定存储单元逻辑状态并输出一个逻辑信号DATA，一个外部逻辑电路将根据例如列地址的最小地址位反转DATA的逻辑状态，并把该状态输出至外部数据缓冲器。
另外，还要指出，本实施例中的二根奇、偶数仿真位线602C，602D和与之相连接的二只参照电流源Iref-ODD，Iref-EVEN，以及二只奇、偶数列乘法器电路603C、603D可以布设在存储单元阵列的中央部位，特别是，还可由一根仿真位线来取代二根奇、偶数仿真位线和由一只参照电流源来取代二只参照电流源Iref-ODD，Iref-EVEN。
图7是用于具有两个存储单元组的串联的EEPROMs存储器件的较好实施例。
用普通标记符号700表示。本实施例更适用于高密度EEPROMs器件，在图7中，两个存储单元组701A，701B都由字线(未示出)和位线702A0-1，702B0-1，702C-E构成，但702C-E都是仿真位线，奇数位线702A0-1分别通过奇数列乘法器电路703A0-1连接奇位数据线704A，偶数位线702B0-1分别通过偶数列乘法器电路703B0-1连接偶位数据线704B。上存储单元组701A像在图6中所描述的方式选中和读出。当选中上存储单元组时，用于下存储单元组的所有列乘法器电路703A1和703B1都用信号COLADD-ODD1和信号COLADD-EVEN1断开。因此，下存储单元的阻抗与上存储单元隔离而不会引起任何读出错误。为了读取下存储单元组，例如一奇数位线702A1，某个奇数列乘法器电路703A1由信号COLADD-ODD1接通，而信号COLADD-EVEN1，COLADD-ODD0和COLADD-EVEN0都被断开，在同一时间，信号DUMMY-EVEN接通和仿真列乘法器电路703D，仿真位线702D将连接偶位数据线704B，偶数仿真位线702D及其乘法器电路703D将提供匹配阻抗与某奇数位线702A1及其乘法器电路703A1所提供的阻抗比较，参照电流源Iref-EVEN由另一选择信号选中，此选择信号与信号DUMMY-EVEN同时接通，读出放大器将把参照电流与存储单元电流比较，测定存储单元的逻辑状态并输出逻辑信号DATA。
相反，为了选取一偶数位线702B1，某一位偶数乘法器电路703B1由信号COLADD-EVEN1接通，而信号COLADD-ODD1，COLADD-ODD0和COLADD-EVEN0都断开，与此同时，信号DUMMY-ODD接通仿真列乘法器电路703C，仿真位线702C将连接奇位数据线704A。奇位数据线702C及其乘法器电路703C将提供匹配阻抗与某位偶数位线702B1及其乘法器电路703B1所提供的阻抗比较，参照电流源Iref-ODD由另一选择信号选中，此单独选择信号与信号DUMMY-ODD同时接通。该读出放大器将把参照电流与存储单元的电流比较，测定存储单元的逻辑状态并输出逻辑信号DATA。一外部逻辑电路将根据，例如列地址的最小地址位反转DATA的逻辑状态，并把该状态送至外部数据缓冲器。
如图7所示的较佳实施例的一个优点是倘若某个存储单元组正在读出，其它的存储单元组不必中止擦抹操作。例如，如果上存储单元组701A正在读出，只要信号COLADD-EVEN1和COLADD-ODD1都断开，在下存储单元组701B上的擦抹操作就能继续进行。
该列乘法器电路703A1和703B1将把该下存储单元组与数据线704A，704B隔离，并允许上存储单元组读操作继续而不被干扰。
把存储单元组分成小的存储单元组的另外一个优点是，减少电荷泵的负载。由于位线和与它们连接(互连)的高压开关是电荷泵容性和电流负载的重要部分，所以，比较短的位线是可以减小电荷泵的负载的。
本实施例中所使用的二根奇、偶数仿真位线703C，703D、二只奇、偶参照电流流Iref-ODD、Iref-EVEN以及奇、偶数列仿真乘法器电路703C，703D都可布设在存储单元组的中央部位，特别是，可由一根仿真位线来取代二根奇、偶数仿真位线，和由一只参照电流源来取代二只奇、偶参照电流源Iref-ODD，Iref-EVEN。
图6和图7详细描述了较好实施例。图8～图11将描述另外的几个变换的例子。
图8显示列乘法器电路选择信号COLADD-ODD和COLADD-EVEN的另一译码方法，并以普通标记符号800表示。本实施例是用于串联接口的EEPROM存储单元阵列。与各偶数位线和奇数位线之间的交替译码的方式不同，此法将每8条位线802A-B分成一个字节，所有字节指定为奇数字节802A和偶数字节802B，信号COLADD-ODD和COLADD-EVEN译码分别把奇数字节802A的某位列乘法器电路接通或把偶数字节802B的某位乘法器电路接通，这种电路的优点是减少读取时乘法器电路的开关次数因而减小开关电流。同样地，每两个字节，每四个字节，每十六个字节，甚至每三十二个字节等等，可以进一步一起分成一组。
图9显示在两个存储单元组上实现字节译码的方法，用普通标记符号900表示。本较好实施例用于两个串联接口的EEPROM存储单元组，像在图8单个存储单元组一样，每8条位线902A0-1和902B0-1都分成一个字节。所有字节指定做奇数字节902A0-1和偶数字节902B0-1。对信号COLADD-ODD0-1和COLADD-EVEN0-1译码以分别对奇数字节902A0-1的某位乘法器电路接通或对偶数字节902B0-1的某位乘法器电路接通，例如，在选中上存储单元阵列901A的某一奇数位线902A0的情况下，信号COLADD-ODD0将接通奇数列乘法器电路903A是的一个。所有其它的列乘法器电路选择信号COLADD-ODD1和COLADD-EVEN0-1都不被选中，在相同时间，仿真列选择信号DUMMY-EVEN使偶仿真列乘法电路903D接通，这样，提供匹配电阻与偶位数据数904B的阻抗比较，参照电流源Iref-EVEN由另一选择信号选中，读出放大器比较出现在两根数据线904A-B上的数据信息，并根据选中的存储单元的状态输出逻辑状态信号DATA。相应地，在上存储单元组中的偶存储单元或在下存储单元组中的奇和偶存储单元都可以以相同方式选中。在图8中所述的每两个字节，每四个字节，每十六字节，甚至每三十二个字节等等，可进一步一起分成一组同样可应用于两个存储单元组的例子。
较好实施例对并联接合的EEPROM存储器件也同样能实施。图10描述一个可在并联接口的EEPROM存储器件实现同时存取8位存储单元的例子。并用普通的标记符号1000表示。存储器件被分成二个存储单元组，即上存储单元组1000A和下存储单元组1000B，每8条位线为一字节，把位线分成奇数字节1002A0-1和偶数字节1002B0-1，16根仿真位线1002C-D，存储单元组每端四根仿真位线，沿着存储单元组的边缘排列，仿真位线分成奇数仿真位线1002C和偶数仿真位线1002D，16个读出参照电流源Iref-ODD和Iref-EVEN都分别连接奇数仿真位线1002C和偶数仿真位线1002D，位线和仿真位线都通过列乘法器电路1003A0-1和1003B0-1连接奇位数据线1004A和偶位数据线1004B。仿真列乘法器电路都由信号DOMMY-ODD和DOMMY-EVEN选择和接通；列乘法器电路分别由信号COLADD-ODD0-1和COLADD-EVEN0-1选择和接通。
作为一个例子，在上存储单元1003A0 8根奇数位线被选中的情况下，列地址译码和译码的前因子COLADD-ODD0将接通某一位字节的列乘法器1003A0，存储单元的数据信息将呈现在奇位数据线1004A上，仿真列前因子DUMMY-EVEN接通并使读出参照电流呈现在偶位数据线1004B上，所有其它的列地址前因子COLADD-ODD1和COLADD EVEN0-1，以及DUMMY-ODD都断开。奇位数据线和偶位数据线连接8个读出放大器SA的第一输入端和第二输入端。根据正在取存的存储单元的逻辑状态，这些读出放大器输出逻辑信号DATA或DATA，这些读出放大器可以布设在两个存储单元组之间。
较佳实施例的另一个变换包括读出参照电流源的位置，参照电流源可以布设在不同位置或在存储单元组周围的多个位置，如图11所示，由普通标记1100指示，参照电流源Iref的数量和布设位置可以根据存储单元阵列的大小来选择，目的是为了减小存储单元电流和参照电流源之间的差别以实现最佳匹配。相应的仿真列乘法器电路可以根据参照电流源的位置由仿真列乘法器电路选择信号DUMMY-ODD00-11和DUMMY-EVEN00-11选中。
最后，还要指出，在上述实施例中，还可根据存储单元阵列的大小，即如果列数(位线)较多，则为有利于整体平衡，则仿真位线，相应的参照电流源Iref和仿真列乘法器电路都可设在存储单元阵列的中央部(仿真位线与列位线平行)。特别是，仿真位线的数量、参照电流源的个数都可根据实际情况予以减少，例如，使用电流镜作为参照电流源则可将图中所示的二只参照电流源，甚至四只、八只参照电流源由一只电流镜型的参照电流源来取代。
虽然本发明已作了详细描述，并在图6-11中已描述几个实施例和各种组合，但是在没有脱离本发明的精神所做的各种修改，替代和变换，当属本发明的权利要求所要求的保护范围。
权利要求
1.一种用于非挥发性存储器的平衡对称式读出放大电路，包括至少一只分差放大器，其有两个输入端；至少有二根数据线，一为奇位数据线，另一为偶位数据线，分别连接该分差放大器的两个输入端；其特征在于a.存储单元阵列至少有一个存储单元组，存储单元组中的位线分成奇数位线和偶数位线；b.对应每一根位线设一只列乘法器电路，并定义为奇数列乘法器电路和偶数列乘法器电路，奇数位线经奇数列乘法器电路连接奇位数据线，偶数位线经偶数列乘法器电路连接偶位数据线；c.设有至少二根字线，一为奇位字线，连接所有的奇数列乘法器电路的控制端，另一为偶位字线，连接所有的偶数列乘法器电路的控制端；d.至少在存储单元阵列的适当处设一根平行且阻抗与位线匹配的仿真位线，并相应与其连接的一只参照电流源以及一只奇数仿真列乘法器电路和一只偶数仿真列乘法器电路，该仿真位线经奇数仿真列乘法器电路连接奇位数据线，而经偶数仿真列乘法器电路连接偶位数据线，以及奇、偶数仿真列乘法器电路的控制极分别连接仿真奇、偶控制线。
2.如权利要求1所述的用于非挥发性存储器的平衡对称式读出放大电路，其特征在于所述的至少一根平行且阻抗与位线匹配的仿真位线布设在存储单元阵列的一端边缘或阵列中央。
3.如权利要求1或2所述的用于非挥发性存储器的平衡对称式读出放大电路，其特征在于所述的存储单元阵列为一个单独的矩阵，其中的存储单元的位线以奇、偶交替排列，与之相应的列乘法器电路也以奇、偶交替排列，并分别经相应的列乘法器电路后的位线也交替连接相应的奇、偶位数据线。
4.如权利要求1或2所述的用于非挥发性存储器的平衡对称式读出放大电路，其特征在于所述的存储阵列为一个单独的矩阵，其中的存储单元位线分成奇、偶组位线交替排列，相应地，列乘法器电路也以奇、偶组交替排列，并分别经相应的列乘法器电路后的位线也以奇、偶组交替连接奇位数据线、偶位数据线。
5.如权利要求4所述的用于非挥发性存储器的平衡对称式读出放大电路，其特征在于所述的存储单元奇、偶组位线系指以2根或4根或8根或16根或32根位线构成的奇、偶组位线。
6.如权利要求1～5中任意一权项所述的用于非挥发性存储器的平衡对称式读出放大电路，其特征在于所述的2根奇、偶位数据线沿着所说存储单元阵列的边缘布设。
7.如权利要求6所述的用于非挥发性存储器的平衡对称式读出放大电路，其特征在于列地址译码产生四个列选择信号COLADD-ODD、COLADD-EVEN、DUMMY-ODD和DUMMY-EVEN。
8.如权利要求1或2所述的用于非挥发性存储器的平衡对称式读出放大电路，其特征在于所述的存储单元阵列包含两个结构相同的存储单元组，该分差放大器及连接其两个输入端的两根奇、偶位数据线布设在该二个存储单元组之间，该二个存储单元组中的存储单元位线经相应的列乘法器电路分别连接奇位数据线和偶位数据线。
9.如权利要求8所述的用于非挥发性存储器的平衡对称式读出放大电路，其特征在于所述的存储单元位线以奇、偶位数交替排列，相应地，奇、偶交替连接奇位数据线和偶位数据线。
10.如权利要求8所述的用于非挥发性存储器的平衡对称式读出放大电路，其特征在于所述的二个存储单元组中的存储单元位线分成相同的奇、偶组位线交替排列，并将奇、偶组位线经相应的奇、偶组列乘法器电路连接奇位数据线和偶位数据线。
11.如权利要求10所述的用于非挥发性存储器的平衡对称式读出放大电路，其特征在于所述的奇、偶组位线为由8根位线构成一个字节的奇、偶组位线。
12.如权利要求11所述的用于非挥发性存储器的平衡对称式读出放大电路，其特征在于在所述的两个存储单元之间设置8只分差放大器，并有16根奇、偶位数据线交替排列，依次组成8对奇、偶组数据线，每组数据线分别连接相应一只分差放大器，并在每一个存储单元组的两端分别布设4根奇、偶仿真位线和4只分别连接该4根奇、偶仿真位线的奇、偶数参照电流源和相应的奇、偶数仿真列乘法器电路；每一个存储单元组的一端布设的4根奇、偶仿真位线连接相近的2只分差放大器上的奇、偶位数据线，而奇、偶存储单元组中的奇数组的8根位线依次与8根奇位数据线相连接，而偶数组的8根位线依次与8根偶位数据线相连接。
13.如权利要求12所述的用于非挥发性存储器的平衡对称式读出放大电路，其特征在于所述的分别连接4根仿真位线的4只参照电流源可以由一只电流镜型的参照电流源来取代，或分成二组，每组各连接一只电流镜型的参照电流源。
14.如权利要求12所述的用于非挥发性存储器的平衡对称式读出放大电路，其特征在于在所述的分别设在每个存储单元组两端的4根奇、偶数仿真位线及相应的参照电流源和列乘法器电路可布设在所述的存储单元组的中央部。
15.如权利要求14所述的用于非挥发性存储器的平衡对称式读出放大电路，其特征在于所述的参照电流源为电流镜型电源，并且每相邻的2根或4根或8根仿真位线连接一只电流镜型的参照电流源。
16.如权利要求10所述的用于非挥发性存储器的平衡对称式读出放大电路，其特征在于所述的奇、偶组位线包括由2根或4根或16根或32根位线构成的奇、偶组位线。
全文摘要
一种用于非挥发性存储器的平衡对称式读出放大电路，包括至少一只分差放大器和连接其输入端的二根数据线；其特点是存储单元阵列中的位线分成奇、偶数位线；对应每一根位线设奇、偶数列乘法器电路，奇、偶数位线经奇、偶数列乘法器电路连接奇、偶位数据线；设有至少二根奇、偶位字线，连接所有的奇、偶数列乘法器电路的控制端；至少在存储单元阵列的适当处设一根平行且阻抗与位线匹配的仿真位线，其连接一只参照电流源，和二只偶奇数仿真列乘法器电路，仿真位线分别经奇、偶数仿真列乘法器电路连接奇、偶位数据线，以及奇、偶数仿真列乘法器电路的控制极分别连接仿真奇、偶控制线。本发明的读出放大器的输入阻抗精确匹配，检测灵敏度高。
文档编号G11C7/06GK1450564SQ03116628
公开日2003年10月22日 申请日期2003年4月25日 优先权日2003年4月25日
发明者刘卫华 申请人:芯成半导体(上海)有限公司