本发明属于数模混合集成电路设计领域，特别涉及一种基于10位超低功耗逐次逼近型模数转换器前端电路。
背景技术：
随着可穿戴设备的推广和精密的生物仪器的发展，逐次逼近型模数转换器(简称saradc)得到了广泛的应用。saradc具有结构简单、功耗低等优点。其中，以电荷再分配为基础的电容阵列广泛应用于saradc，因为它们不消耗静态电流，提供高精度，并且与现代cmos工艺兼容，随着工艺的发展，晶体管电路所消耗的功耗越来越低，相比之下，电容阵列的采样和切换成为了逐次逼近型模数转换器功耗的主要来源之一，传统的逐次逼近型模数转换器拥有较大的功耗，而近些年对低功耗的绝大部分研究是基于共模电压(vcm)的基础上的，这会增加一部分电路来产生共模电压(vcm)，因此会产生很大一部分功耗。
技术实现要素：
为了解决上述技术问题，本发明提出一种新型的逐次逼近型模数转换器前端电路，通过免除对共模电压的使用，不仅实现相对于传统时序98％以上的时序功耗缩减，而且减少了共模电压(vcm)的产生电路，进一步减少了逐次逼近型模数转换器的功耗。
具体的，本发明的一个实施例提供了一种基于10位超低功耗逐次逼近型模数转换器前端电路；该模数转换器前端电路10包括：第一自举开关11、第二自举开关12、第一电容阵列13、第二电容阵列14、比较器15、第一控制逻辑16及第二控制逻辑17；其中，
所述第一自举开关11与所述第一电容阵列13依次串接于待采样模拟信号的同相输入端与所述比较器15的同相输入端之间；
所述第二自举开关12与所述第二电容阵列14依次串接于待采样模拟信号的反相输入端与所述比较器15的反相输入端之间；
所述第一控制逻辑16连接于所述比较器15的输出端与所述第一电容阵列13的控制端之间；
所述第二控制逻辑17连接于所述比较器15的输出端与所述第二电容阵列14的控制端之间。
在本发明的一个实施例中，所述第一电容阵列13包括：第一电容c10、第二电容c11、第三电容c12、第四电容c13、第五电容c141、第六电容c142、第七电容c143、第八电容c144、第九电容c20、第十电容c21、第十一电容c22、第十二电容c23、第十三电容c24、第十四电容c25、第十五电容c26及第一开关s1；其中，
所述第二电容c11、第三电容c12、第四电容c13、第五电容c141、第六电容c142、第七电容c143及第八电容c144的上极板均经所述第一开关s1与所述第一电容c10的上极板相连；
所述第一电容c10、第二电容c11、第三电容c12、第四电容c13、第五电容c141、第六电容c142、第七电容c143及第八电容c144的下极板均选择连接电源电压端vref或者接地端gnd；
所述第九电容c20、第十电容c21、第十一电容c22、第十二电容c23、第十三电容c24、第十四电容c25及第十五电容c26的上极板均与所述第一电容c10的下极板相连；
所述第九电容c20、第十电容c21、第十一电容c22、第十二电容c23、第十三电容c24、第十四电容c25及第十五电容c26的下极板均选择连接所述电源电压端vref或者所述接地端gnd。
在本发明的一个实施例中，所述第一电容c10、第二电容c11、第七电容c143及第八电容c144的电容值均为c，所述第三电容c12与第六电容c142的电容值均为2c，所述第四电容c13与第五电容c141的电容值均为4c。
在本发明的一个实施例中，所述第九电容c20、第十电容c21、第十一电容c22、第十二电容c23、第十三电容c24、第十四电容c25及第十五电容c26的电容值总和为29c；其中，
所述第九电容c20与第十电容c21的电容值均为c，所述第十一电容c22的电容值为2c，所述第十二电容c23的电容值为4c，所述第十三电容c24的电容值为8c，所述第十四电容c25的电容值为16c。
在本发明的一个实施例中，所述第二电容阵列14包括：第十六电容c10'、第十七电容c11'、第十八电容c12'、第十九电容c13'、第二十电容c141'、第二十一电容c142'、第二十二电容c143'、第二十三电容c144'、第二十四电容c20'、第二十五电容c21'、第二十六电容c22'、第二十七电容c23'、第二十八电容c24'、第二十九电容c25'、第三十电容c26'及第二开关s1；其中，
所述第十七电容c11'、第十八电容c12'、第十九电容c13'、第二十电容c141'、第二十一电容c142'、第二十二电容c143'及第二十三电容c144'的上极板均经所述第二开关s1与所述第十六电容c10'的上级板相连；
所述第十六电容c10'、第十七电容c11'、第十八电容c12'、第十九电容c13'、第二十电容c141'、第二十一电容c142'、第二十二电容c143'及第二十三电容c144'的下极板均选择连接所述电源电压端vref或者所述接地端gnd；
所述第二十四电容c20'、第二十五电容c21'、第二十六电容c22'、第二十七电容c23'、第二十八电容c24'、第二十九电容c25'及第三十电容c26'的上级板均与所述第十六电容c10'的下极板相连；
所述第二十四电容c20'、第二十五电容c21'、第二十六电容c22'、第二十七电容c23'、第二十八电容c24'、第二十九电容c25'及第三十电容c26'的下级板均选择连接所述电源电压端vref或者所述接地端gnd。
在本发明的一个实施例中，所述第十六电容c10'、第十七电容c11'、第二十二电容c143'及第二十三电容c144'的电容值均为c，所述第十八电容c12'与第二十一电容c142'的电容值均为2c，所述第十九电容c13'与第二十电容c141'的电容值均为4c。
在本发明的一个实施例中，所述第二十四电容c20'、第二十五电容c21'、第二十六电容c22'、第二十七电容c23'、第二十八电容c24'、第二十九电容c25'及第三十电容c26'的电容值总和为29c；其中，
所述第二十四电容c20'与第二十五电容c21'的电容值均为c，所述第二十六电容c22'的电容值为2c，所述第二十七电容c23'的电容值为4c，所述第二十八电容c24'的电容值为8c，所述第二十九电容c25'的电容值为16c。
与现有技术相比，本发明至少具有以下有益效果：
本发明提供的基于10位超低功耗逐次逼近型模数转换器前端电路，通过免除对共模电压的使用，不仅实现相对于传统时序98％以上的时序功耗缩减，而且减少了共模电压的产生电路，进一步减少了逐次逼近型模数转换器的功耗。
附图说明
下面将结合附图，对本发明的具体实施方式进行详细的说明。
图1为本发明实施例提供的一种基于10位超低功耗逐次逼近型模数转换器前端电路的结构示意图；
图2为本发明实施例提供的一种第一电容阵列和第二电容阵列的结构示意图；
图3为本发明实施例提供的另一种基于10位超低功耗逐次逼近型模数转换器前端电路的结构示意图；
图4为本发明实施例中逐次逼近控制的第一阶段电容阵列vip大于vin的开关时序原理图；
图5为图4所示的开关时序原理图的a部分示意图；
图6为本发明10-bitsaradc第二阶段电容阵列开关时序原理图；
图7为图6所示开关时序原理图的a部分示意图；
图8为图6所示开关时序原理图的b部分示意图；
图9为图6所示开关时序原理图的c部分示意图；
图10为图6所示开关时序原理图的d部分示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
下面结合附图对本发明做进一步详细说明。
实施例一
请参见图1，图1为本发明实施例提供的一种基于10位超低功耗逐次逼近型模数转换器前端电路的结构示意图。该模数转换器前端电路10包括：第一自举开关11、第二自举开关12、第一电容阵列13、第二电容阵列14、比较器15、第一控制逻辑16及第二控制逻辑17；其中，
所述第一自举开关11与所述第一电容阵列13依次串接于待采样模拟信号的同相输入端与所述比较器15的同相输入端之间；
所述第二自举开关12与所述第二电容阵列14依次串接于待采样模拟信号的反相输入端与所述比较器15的反相输入端之间；
所述第一控制逻辑16连接于所述比较器15的输出端与所述第一电容阵列13的控制端之间；
所述第二控制逻辑17连接于所述比较器15的输出端与所述第二电容阵列14的控制端之间。
进一步地，请参见图2，图2为本发明实施例提供的一种第一电容阵列和第二电容阵列的结构示意图；第一电容阵列13包括：第一电容c10、第二电容c11、第三电容c12、第四电容c13、第五电容c141、第六电容c142、第七电容c143、第八电容c144、第九电容c20、第十电容c21、第十一电容c22、第十二电容c23、第十三电容c24、第十四电容c25、第十五电容c26及第一开关s1；其中，
所述第二电容c11、第三电容c12、第四电容c13、第五电容c141、第六电容c142、第七电容c143及第八电容c144的上极板均经所述第一开关s1与所述第一电容c10的上极板相连；
所述第一电容c10、第二电容c11、第三电容c12、第四电容c13、第五电容c141、第六电容c142、第七电容c143及第八电容c144的下极板均选择连接电源电压端vref或者接地端gnd；
所述第九电容c20、第十电容c21、第十一电容c22、第十二电容c23、第十三电容c24、第十四电容c25及第十五电容c26的上极板均与所述第一电容c10的下极板相连；
所述第九电容c20、第十电容c21、第十一电容c22、第十二电容c23、第十三电容c24、第十四电容c25及第十五电容c26的下极板均选择连接所述电源电压端vref或者所述接地端gnd。
进一步地，所述第一电容c10、第二电容c11、第七电容c143及第八电容c144的电容值均为c(在本发明中，电容值均为c表示单位电容值，可以根据需要设定为任意电容值)，所述第三电容c12与第六电容c142的电容值均为2c，所述第四电容c13与第五电容c141的电容值均为4c。
进一步地，所述第九电容c20、第十电容c21、第十一电容c22、第十二电容c23、第十三电容c24、第十四电容c25及第十五电容c26的电容值总和为29c；其中，
所述第十电容c21、第十一电容c22、第十二电容c23、第十三电容c24及第十四电容c25为二进制电容结构，即第十电容c21的电容值均为c，所述第十一电容c22的电容值为2c，所述第十二电容c23的电容值为4c，所述第十三电容c24的电容值为8c，所述第十四电容c25的电容值为16c；
所述第九电容c20为冗余电容，其电容值为c；
所述第十五电容c26为大容量电容，其电容值为电容值总和29c中除去所述第九电容c20、第十电容c21、第十一电容c22、第十二电容c23、第十三电容c24及第十四电容c25的电容值的剩余值，即为480c。
第二电容阵列14包括：第十六电容c10'、第十七电容c11'、第十八电容c12'、第十九电容c13'、第二十电容c141'、第二十一电容c142'、第二十二电容c143'、第二十三电容c144'、第二十四电容c20'、第二十五电容c21'、第二十六电容c22'、第二十七电容c23'、第二十八电容c24'、第二十九电容c25'、第三十电容c26'及第二开关s1；其中，
所述第十七电容c11'、第十八电容c12'、第十九电容c13'、第二十电容c141'、第二十一电容c142'、第二十二电容c143'及第二十三电容c144'的上极板均经所述第二开关s1与所述第十六电容c10'的上级板相连；
所述第十六电容c10'、第十七电容c11'、第十八电容c12'、第十九电容c13'、第二十电容c141'、第二十一电容c142'、第二十二电容c143'及第二十三电容c144'的下极板均选择连接所述电源电压端vref或者所述接地端gnd；
所述第二十四电容c20'、第二十五电容c21'、第二十六电容c22'、第二十七电容c23'、第二十八电容c24'、第二十九电容c25'及第三十电容c26'的上级板均与所述第十六电容c10'的下极板相连；
所述第二十四电容c20'、第二十五电容c21'、第二十六电容c22'、第二十七电容c23'、第二十八电容c24'、第二十九电容c25'及第三十电容c26'的下级板均选择连接所述电源电压端vref或者所述接地端gnd。
进一步地，所述第十六电容c10'、第十七电容c11'、第二十二电容c143'及第二十三电容c144'的电容值均为c，所述第十八电容c12'与第二十一电容c142'的电容值均为2c，所述第十九电容c13'与第二十电容c141'的电容值均为4c。
进一步地，所述第二十四电容c20'、第二十五电容c21'、第二十六电容c22'、第二十七电容c23'、第二十八电容c24'、第二十九电容c25'及第三十电容c26'的电容值总和为29c；其中，
第二十五电容c21'、第二十六电容c22'、第二十七电容c23'、第二十八电容c24'及第二十九电容c25'为二进制电容结构，即第二十五电容c21'的电容值均为c，所述第二十六电容c22'的电容值为2c，所述第二十七电容c23'的电容值为4c，所述第二十八电容c24'的电容值为8c，所述第二十九电容c25'的电容值为16c；
所述第二十四电容c20'为冗余电容，其电容值为c；
第三十电容c26'为大容量电容，其电容值为电容值总和29c中除去所述第二十四电容c20'、第二十五电容c21'、第二十六电容c22'、第二十七电容c23'、第二十八电容c24'及第二十九电容c25'的电容值的剩余值，即为480c。
本实施例提供的基于10位超低功耗逐次逼近型模数转换器前端电路，通过免除对共模电压的使用，不仅实现相对于传统时序98％以上的时序功耗缩减，而且减少了共模电压的产生电路，进一步减少了逐次逼近型模数转换器的功耗。
实施例二
本实施例是在实施例一的基础上重点对本发明的工作原理及开关时序进行说明。
请参见图3，图3为本发明实施例提供的另一种基于10位超低功耗逐次逼近型模数转换器前端电路的结构示意图。本发明采用两阶段的切换方案，以获取逐次比较的数据。
第一阶段只比较五位，在第一电容阵列13中，由第一电容c10、第二电容c11、第三电容c12、第四电容c13、第五电容c141、第六电容c142、第七电容c143、第八电容c144构成第一阶段电容阵列结构，其中，第一电容c10、第二电容c11、第三电容c12、第四电容c13分别形成第一阶段的低四位，由第五电容c141、第六电容c142、第七电容c143及第八电容c144共同形成第一阶段的最高位(mostsignificantbit，简称msb)；
由第九电容c20、第十电容c21、第十一电容c22、第十二电容c23、第十三电容c24、第十四电容c25及第十五电容c26构成第二阶段电容阵列结构。
类似地，在第二电容阵列14中，由第十六电容c10'、第十七电容c11'、第十八电容c12'、第十九电容c13'、第二十电容c141'、第二十一电容c142'、第二十二电容c143'及第二十三电容c144'构成第一阶段电容阵列结构，其中，第十六电容c10'、第十七电容c11'、第十八电容c12'及第十九电容c13'分别形成第一阶段的低四位，由第二十电容c141'、第二十一电容c142'、第二十二电容c143'及第二十三电容c144'共同形成第一阶段的最高位msb；
以第一电容阵列13为例，本发明所用的开关时序具体如下：在采样阶段，第一阶段电容阵列中的最高位电容(包括第五电容c141、第六电容c142、第七电容c143及第八电容c144)和第二电容c11的下极板接接电源电压端vref，其余电容(包括第一电容c10、第三电容c12及第四电容c13)下极板接接地端gnd、上极板通过第一自举开关11输入待采样模拟信号。第二阶段电容阵列中所有电容(包括第九电容c20、第十电容c21、第十一电容c22、第十二电容c23、第十三电容c24、第十四电容c25及第十五电容c26)的上极板接第一电容c10的下极板并一起接接地端gnd，第十五电容c26的下极板接接地端gnd，其余电容(包括第九电容c20、第十电容c21、第十一电容c22、第十二电容c23、第十三电容c24及第十四电容c25)的下极板接电源电压端vref。
采样完成后，第一阶段电容阵列开始进行逐次比较，第一阶段电容阵列切换方式的特点在于一直到最高位中的第七电容c143的比较，第一电容c10的下极板始终接接地端gnd。在第一阶段的比较过程中，第二阶段电容阵列均没有发生任何变化，所以不产生任何功耗，同时也不会对第一阶段电容阵列的比较产生任何影响。这样就能保证第二阶段电容阵列切换的精度和超低功耗的实现。
其中，采样结束后，比较器15可以直接对模拟输入信号进行比较，第一次比较完成后，根据比较器的比较结果将电位高的一端中的最高位(即msb)的全部电容接地，第二次第三次的切换则是根据其比较结果将第一次比较电压较低的一端的相应电容从电源电压端vref切换到接地端gnd或者从接地端gnd切换到电源电压端vref，第四次切换则是将比较结果较高的一端的第一阶段电容阵列中的单位电容(即第二电容c11或者第十七电容c11')从电源电压端vref切换到接地端gnd。比较出第五位之后，接下来的切换是在第二阶段电容阵列上实现的，根据比较的结果将第二阶段电容阵列上较高电位端中相应电容从电源电压端vref切换到接地端gnd，因此实现了以电荷再分配为基础的10位的超低功耗逐次逼近型模数转换器的开关时序。
一个转换周期后得到二进制码，此时数据转换完成，所有电容电压复位到初始值。
以图4和图5为例来说明第一阶段的具体实现：其中，图4为本发明实施例中逐次逼近控制的第一阶段电容阵列vip大于vin的开关时序原理图，图5为图4所示的开关时序原理图的a部分示意图。图中具体说明了vip(即待采样模拟信号的同相输入端信号)大于vin(即待采样模拟信号的反相输入端信号)情况下的4位比较3次转换，图3所示的第一阶段转换方式与其类似。图中给出了电容的编号，大小以及转换期间的功耗,，第一电容阵列13与第二电容阵列14完全相同，以第一电容阵列13为例，其电容阵列包括第一电容c10、第二电容c11、第三电容c12和最高位电容(包括第四电容c131、第五电容c132、第六电容c133)。在初始状态，以第一电容阵列13为例，第一阶段电容阵列中的最高位电容(包括第四电容c131、第五电容c132、第六电容c133)和第二电容c11的下极板接接电源电压端vref，其余电容(包括第一电容c10、第三电容c12)下极板接接地端gnd、第一阶段电容阵列所有电容上极板通过第一自举开关11输入待采样模拟信号，即第一开关s1、第二开关s2闭合，采样结束第一自举开关11断开。比较器15直接进行比较vip是否大于vin，如果为大于，则第一电容阵列13中第一阶段电容阵列中的最高位电容(包括第四电容c131、第五电容c132、第六电容c133)下极板的电位从电源电压端vref切换到接地端gnd，如果为小于，则第二电容阵列14中发生相应的变化，即第二电容阵列14中第一阶段电容阵列中的最高位电容(包括第四电容c131'、第五电容c132'、第六电容c133')下极板的电位从电源电压端vref切换到接地端gnd，因为vip大于vin的情况和vin大于vip的情况完全一样，我们只考虑vip大于vin的情况，图中也只给出了vip大于vin的情况。然后进一步比较vip是否大于vin与1/2vref之和，如果为大于，则第二电容阵列14中第三电容c12'下极板从接地端gnd切换到电源电压端vref；如果为小于，则第二电容阵列14中的第六电容c133'下极板从电源电压端vref切换到接地端gnd。在vip大于vin与1/2vref之和的情况下，进一步比较vip是否大于vin与3/4vref之和，如果为大于，则第一电容阵列13中第二电容c11下极板从电源电压端vref切换到接地端gnd；如果为小于，则第二电容阵列14中第二电容c11'下极板从电源电压端vref切换到接地端gnd。在vip小于vin与1/2vref之和的情况下，进一步比较vip是否大于vin与1/4vref之和，如果为大于，则第一电容阵列13中第二电容c11下极板从电源电压端vref切换到接地端gnd；如果为小于，则第二电容阵列14中第二电容c11'下极板从电源电压端vref切换到接地端gnd。最后一步的转换完成后比较器15对两端电压进行比较。至此第一阶段比较结束，其中所设计10位(请参见图3)转换与其相似。
第一阶段比较完成，则图3中第一开关s1、第二开关s2以及第一电容c10下极板与接地端gnd的开关断开，继续进行第二阶段的比较。
以图6至图10为例来说明第二阶段的具体实现，其中第二阶段以3次转换和3次比较为例进行说明，其高位实现方式和其类似。图6为本发明10-bitsaradc第二阶段电容阵列开关时序原理图，图7为图6所示开关时序原理图的a部分示意图，图8为图6所示开关时序原理图的b部分示意图，图9为图6所示开关时序原理图的c部分示意图，图10为图6所示开关时序原理图的d部分示意图。图中给出了电容的编号，大小以及转换期间的功耗，第一电容阵列13与第二电容阵列14完全相同，以第一电容阵列为例，其第二阶段电容阵列包括第一电容c10、冗余单位电容c20、二进制电容阵列c23、c22、c21及大电容c24(以总共10位为例，其大电容c24、二进制电容阵列c23、c22、c21和冗余单位电容c20的电容大小和为512c，其中，c20与c21的容量均为c，c22的容量为2c，c23的容量为4c，大电容c24的容量为504c)。在初始状态，以第一电容阵列13为例，大电容c24下极板接接地端gnd，上极板接第一电容c10下极板，其余电容(包括二进制电容阵列c23、c22、c21和冗余单位电容c20)下极板接电源电压端vref，上极板接第一电容c10下极板，第一电容c10的上极板接比较器15输入端，vip2和vin2为第一阶段最后一步的两个比较电压，因为第一阶段已比较，此处不予以比较，若vip2大于vin2，则第一电容阵列13中二进制电容阵列最大电容c23下极板从电源电压端vref切换到接地端gnd；若vip2小于vin2，则第二电容阵列14中二进制电容阵列最大电容c23’下极板从电源电压端vref切换到接地端gnd。若vip2大于vin2时，进一步比较vip2是否大于vin2与1/128vref之和，如果大于，则第一电容阵列13中二进制电容阵列第二电容c22下极板从电源电压端vref切换到接地端gnd，即状态a(请参见图7)；否则第二电容阵列14中二进制电容c22'下极板从电源电压端vref切换到接地端gnd，即状态b(请参见图8)。若vip2小于vin2时，进一步比较vip2是否大于vin2减1/128vref之差，如果大于，则第一电容阵列13中二进制电容c22下极板从电源电压端vref切换到接地端gnd，即状态c(请参见图9)；否则则第二电容阵列14中二进制电容c22'下极板从电源电压端vref切换到接地端gnd，即状态d(请参见图10)。在状态a(请参见图7)的情况下，进一步比较vip2是否大于vin2与3/256vref之和，如果大于，则第一电容阵列13中二进制电容c21下极板从电源电压端vref切换到接地端gnd；否则第二电容阵列14中二进制电容c21'下极板从电源电压端vref切换到接地端gnd。在状态b(请参见图8)的情况下，进一步比较vip2是否大于vin2与1/256vref之和，如果大于，则第一电容阵列13中二进制电容阵列单位电容c21下极板从电源电压端vref切换到接地端gnd；否则则第二电容阵列14中二进制电容阵列单位电容c21'下极板从电源电压端vref切换到接地端gnd。在状态c(请参见图9)的情况下，进一步比较vip2是否大于vin2减1/256vref之差，如果大于，则第一电容阵列13中二进制电容c21下极板从电源电压端vref切换到接地端gnd；否则第二电容阵列14中二进制电容c21'下极板从电源电压端vref切换到接地端gnd。在状态d(请参见图10)的情况下，进一步比较vip2是否大于vin2减3/256vref之差，如果大于，则第一电容阵列13中二进制电容c21下极板从电源电压端vref切换到接地端gnd；否则第二电容阵列14中二进制电容c21'下极板从电源电压端vref切换到接地端gnd。当所有转换完成后，比较器15对两端电压进行比较，至此，所有转换完成。
本实施例提供的开关时序，通过免除对共模电压的使用，不仅实现相对于传统时序98％以上的时序功耗缩减，而且减少了共模电压的产生电路，在很大程度上节省了逐次逼近型模数转换器的功耗和面积。
综上，本文中应用了具体个例对本发明的结构及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。