具有转换速度控制反馈环路的异步SARADC的制作方法

本申请要求于2017年2月6日递交的第15/425,653号美国专利申请案的在先申请优先权，现作为美国专利第9,871,529号发布，该在先申请的内容以引入的方式并入本文。

本发明涉及逐次逼近型寄存器(successiveapproximationregister，简称sar)模数转换器(analog-to-digitalconverter，简称adc)以及用于saradc的反馈和转换速度控制的电路。

背景技术：

所述异步逐次逼近型寄存器(successiveapproximationregister，简称sar)模数转换器(analog-to-digitalconverter，简称adc)是一种混合信号设计，具有外部采样时钟和内部生成的异步时钟，用于产生连续的数字n比特输出。为了正确地接收所有n比特，必须使所述外部时钟的周期足够长，以允许基于所述内部异步时钟接收所有n比特。

所述外部采样时钟的时钟周期通常是恒定的并且是已知的。然而，所述内部异步时钟具有可变周期，随比特和样本的变化而变化。平均周期长度也可能随温度和工艺角的变化而变化。因此，所述外部时钟速度通常设置的足够缓慢，以确保即使在最坏情况场景中，也会接收到依赖于所述内部时钟速度的所有n比特。目前还没有方法来测量或自动调节所述内部异步时钟的周期时间。

技术实现要素：

本发明描述了用于测量sar内部异步时钟的平均周期时间的方法。本发明还描述了用于控制所述sar内部异步时钟的所述平均周期时间的方法。测量和控制环路可用于优化adc速度、功率和性能。此外，由于所述saradc内部时钟的速度在很大程度上依赖于数字内部延迟，因此所述sar内部时钟平均周期时间的测量也可以用作工艺和温度检测器。在交错adc的情况下，可以使用周期时间的测量来获得子信道异步时钟变化统计信息。该信息可用于独立地调整每个子信道的所述速度，以通过仅以必要的速度运行每个adc子信道来实现可能的节能。

根据某些方面，本文公开了一种用于异步逐次逼近型寄存器(successiveapproximationregister，简称sar)模数转换器(analog-to-digitalconverter，简称adc)的反馈控制的系统。所述系统包括所述异步saradc，用于接收模拟输入信号并输出数字输出信号，所述saradc用于：接收用于采样所述模拟输入信号的外部采样时钟，以及生成与所述模拟输入信号的转换相关的异步内部定时。所述系统还包括定时检测器电路，耦合至所述异步saradc以接收来自所述异步saradc的一个或多个内部信号，所述定时检测器电路用于输出表示所述saradc的所述内部定时的定时检测器信号，所述定时检测器信号基于所述一个或多个内部信号生成。所述系统还包括调节器电路，耦合至所述定时检测器电路以接收所述定时检测器信号，所述调节器电路还耦合至所述异步saradc以向所述异步saradc输出反馈信号，所述反馈信号基于所述定时检测器信号生成，以控制所述saradc的所述内部定时以匹配目标定时。

根据某些其它方面，本文公开了一种用于检测异步逐次逼近型寄存器(successiveapproximationregister，简称sar)模数转换器(analog-to-digitalconverter，简称adc)的内部定时的电路。所述电路包括定时检测器电路，耦合至所述异步saradc以接收来自所述异步saradc的一个或多个内部信号，所述定时检测器电路用于输出表示所述saradc的所述内部定时的定时检测器信号，所述定时检测器信号基于所述一个或多个内部信号生成。

根据某些其它方面，本文公开了一种用于交错异步逐次逼近型寄存器(successiveapproximationregister，简称sar)模数转换器(analog-to-digitalconverter，简称adc)的反馈控制的系统，包括具有多个子信道的所述交错异步saradc。每个子信道都具有与将模拟输入信号转换为数字输出信号相关的相应内部定时。所述系统还包括多个定时检测器电路，每个所述定时检测器电路耦合至相应子信道，用于检测所述相应子信道的所述内部定时，每个所述定时检测器电路用于输出表示所述相应子信道的所述内部定时的相应定时检测器信号。

根据前述方面，本文公开了一些实施例，其中所述一个或多个内部信号包括至少两个触发信号，所述触发信号指示在所述saradc处发生的相应事件，并且通过基于所述至少两个触发信号来表示所述事件之间的平均时延来生成所述定时检测器信号以表示所述内部定时。

根据前述方面和实施例，本文还公开了其它实施例，其中所述定时检测器电路包括延迟-脉冲宽度转换器，用于将所述事件之间的时延转换为脉冲信号的脉冲宽度，其中所述脉冲信号的占空比与所述时延与所述外部采样时钟周期的比率成正比。

根据前述方面和实施例，本文还公开了其它实施例，其中所述定时检测器电路还包括低通滤波器，用于将所述占空比转换为具有与平均占空比成比例的电压的所述定时检测器信号。

根据前述方面和实施例，本文还公开了其它实施例，其中所述至少两个触发信号包括指示所述外部采样时钟的脉冲的第一触发信号和指示数字化样本的最后比特的第二触发信号，其中所述平均时延等于所述saradc的异步内部时钟的平均周期。

根据前述方面和实施例，本文还公开了其它实施例，其中所述saradc用于接收探测信号，所述探测信号导致所述一个或多个内部信号发生变化，一个或多个内部信号的所述变化指示所述saradc的所述内部定时。

根据前述方面和实施例，本文还公开了其它实施例，其中所述一个或多个内部信号包括比特值信号，所述比特值信号表示所述数字输出信号的比特值，其中所述探测信号在所述模拟输入信号的转换过程中插入模拟延迟，并且通过计算所述比特的平均值来生成所述定时检测器信号以表示所述内部定时，其中当所述插入的模拟延迟超出所述saradc的等待时间时，所述比特的所述平均值将发生改变。

附图说明

现在将通过示例参考示出本申请的示例实施例的附图，其中：

图1是示出示例性异步saradc的示意图；

图2是图1中所述异步saradc的示例性时序图；

图3是示出用于saradc的示例性系统的示意图，包括用于控制所述saradc的定时的示例性反馈控制环路；

图4示出了用于控制saradc的定时的反馈电路的示例性实现形式；

图5示出了平均转换时间检测器电路的示例性实现形式；

图6是示出saradc的所述异步内部时钟周期检测的示例性时序图；

图7是示出在saradc中比特间延迟检测的示例性时序图；

图8是示出用于saradc的另一示例性系统的示意图，包括用于控制saradc的定时的反馈环路；

图9a至图9c示出了使用数字指示符插入模拟延迟以检测saradc的所述平均异步内部时钟周期；

图10是用于具有反馈控制环路的交错多信道sar的示例性系统的示意图。

在不同的附图中可以使用类似的参考标号来表示类似的组件。

具体实施方式

图1是示例性异步逐次逼近型寄存器(successiveapproximationregister，简称sar)模数转换器(analog-to-digitalconverter，简称adc)100的示意图。在该示例中，所述saradc100转换n比特。所述saradc100接收要转换为数字输出信号的模拟输入信号102和外部采样时钟信号104作为输入。所述saradc100包括跟踪保持电路106、比较器108、sar逻辑电路110、n位寄存器112和n位数模转换器(digital-to-analogconverter，简称dac)114。所述saradc100的输出是从所述模拟输入信号102转换的n比特数字信号120(以最高有效位(mostsignificantbit，简称msb)开头)。值得注意的是，所述外部采样时钟触发以开始sar转换，然后所述sar逻辑生成内部异步时钟信号116，其可以是单个时钟或连续的多个时钟。所述异步时钟信号116作为输入提供给所述比较器108。在所述异步时钟信号116来自连续多个时钟的情况下，所述异步时钟信号116可以作为一组信号提供给多个比较器108。图2中示出了所述saradc100的示例性时序图。所述外部时钟周期(tsample)202恒定不变。例如，所述内部异步比较器时钟周期(tclk_async)204可以根据输入信号值、工艺和温度而变化。

每个比特子周期的时间可能取决于所述n位dac114的内部收敛时间，其可以实现为电容dac(capacitivedac，简称cdac)。所述cdac收敛时间可以根据每个子周期在比较器输入端观察到的差分电压值而不同。例如，对于较小的输入信号，所述cdac需要较长的稳定时间。尽管本发明论述了差分电压，但本发明可适用于具有异步内部时钟的不同sar电路，包括单端或差分端cdac实现及其变化形式。

所有n比特子周期tclk_async204的总和是指最终单样本转换时间tcycle206。对于所述异步saradc100，为了接收所有n比特，在任何时间周期和包括最坏情况的所有工艺角(表示所述saradc100在其中起作用的极值参数)中，tcycle206必须小于或等于所述值(tsample-ts)(其中ts208是指采样选通脉冲的持续时间)。传统地，这通过以下方式保证，即确保在最坏情况工艺角(其中tcycle达到最大值)中仍然满足这一定时要求，以及即使在最坏情况场景中也将所述saradc100过度设计为足够快速。

然而，这种传统的方法(通过所述传统方法，所述saradc100设计用于说明最慢的可能工艺角的原因)可能过于保守，使得所述saradc100在一个样本的最后比特与下一个样本的开始比特之间的等待时间过长，由此在大多数工艺角中，tcycle206长度远远小于(tsample-ts)。这意味着大部分时间下所述saradc100可能不必要地消耗功率资源。在交错sar的情况下，其中存在m个子信道(例如，32个子信道或更多)，这一问题十分复杂，因为对于最坏情况场景，所有子信道都以类似方式过度设计。此外，交错sar的所有子信道通常设计用于以相同速度执行，这在不同子信道承载更多或更少比特数的情况下可能存在效率低下的现象。

在下文描述的示例中，在较多数量的时钟周期(tcycle_avg)内的tcycle206的平均值可用作指示所述saradc100的内部速度的度量标准。通过使用代表tcycle_avg的信号，所述saradc100的所述定时可以使用反馈电路和控制环路来调整或调节。基于tcycle_avg来执行上述反馈可能已然足够；每个样本处的tcycle或tclk_async的单个(非平均)值可能仍然未知。

图3是用于saradc的示例性闭环系统300的示意图，包括用于调节所述saradc100的定时的反馈控制环路。图3中示出的示例是总体框图，下文将进一步描述详细的示例性实现形式。

所述系统300包括所述saradc100、定时检测器电路302和调节器控制电路304。如上所述，所述saradc100接收模拟输入信号102并输出n比特数字输出信号120。所述定时检测器电路302从所述saradc100接收一个或多个内部信号310。所述内部信号310可以表示与内部速度相关的所述saradc100的任何参数。所述内部信号310可以包括例如指示在所述saradc100处发生事件的触发信号(例如，内部时钟脉冲的上升沿)或表示sar输出比特的值的信号。所述定时检测器电路302输出定时检测器信号312，所述定时检测器信号312表示基于来自所述saradc100的所述内部信号310确定的tcycle_avg。所述定时检测器信号312可以用作所述saradc100内部定时的度量标准。

所述定时检测器信号312输入到所述调节器电路304。所述调节器电路304将代表所述saradc100的内部速度度量标准的所述定时检测器信号312与目标值进行比较，并输出反馈信号314以控制所述saradc100的性能。所述调节器电路304可以例如通过来自处理器(未示出)的控制信号来控制，以将所述saradc100调节到期望的目标内部定时。然后，所述调节器电路304可以向所述saradc100输出反馈信号314，以调整所述内部异步时钟的速度，继而实现所述期望的目标定时。在某些示例中，所述反馈信号314可以是可直接用于控制所述saradc100的电源电压以控制所述内部异步时钟的速度(例如，增加所述电源电压以提高所述速度，或减少所述电源电压以降低所述速度)的模拟信号。在其它示例中，所述反馈信号314可以调整提供给所述saradc100的参考电流，或者改变所述saradc100的配置设置，其中包括其它可能的控制装置。此类反馈可用于调节或优化所述saradc100的定时。应当理解的是，“优化”不限于意味着严格的“最优”性能，而是意味着所述系统可以进行控制以实现期望的性能。

图4是示出用于所述saradc100的闭环系统的示例的示意图，示出了所述反馈电路和控制环路的示例性实现形式。所述示例性系统400示出了模拟实现的示例。在图4的所述示例性系统400中，所述定时检测器电路302包括延迟-脉冲宽度转换器402和低通滤波器404。

来自所述saradc100的所述内部信号310是两个触发信号，指示在所述saradc100处发生了相应事件。例如，所述两个触发信号可以指示样本中最后比特(图2中示出的示例的bit1)的外部时钟信号的上升沿和异步时钟信号的上升沿。所述延迟-脉冲宽度转换器402生成脉冲宽度等于所述两个触发信号之间时延(tdelay)的脉冲信号。图5中示出了所述延迟-脉冲宽度转换器402的示例性实现形式。在图5中示出的示例中，所述延迟-脉冲宽度转换器402包括sr锁存器502，其中第一内部触发信号(例如，样本时钟的上升沿)连接到sr锁存器的“设定”输入端504，第二内部触发信号(例如，用于bit1的所述异步时钟脉冲的上升沿)进入sr锁存器的“复位”输入端508。图5还示出了作为rc滤波器的低通滤波器404的示例性实现形式。

在多个样本上，所述延迟-脉冲宽度转换器402的输出是占空比等于tdelay/tsample的脉冲信号。所述低通滤波器404(例如，rc滤波器)将该输出转换为代表平均占空比的电压，其中vout＝vcc*(tdelay_avg/tsample)，其中vout是所述低通滤波器404的输出(即所述定时检测器信号312)，vcc是电源电压，tdelay_avg是所述两个触发信号之间的平均延迟。所述低通滤波器404可设计用于滤除交流分量并提取vout的直流电压电平(例如，通过调整rc滤波器中的电阻器和电容器值来实现期望的rc时间常数)。该直流电压电平可以用作表示在期望的时间周期内的平均电压的信号(其可以与tdelay_avg或tcycle_avg相关)。

在该示例中，所述调节器电路304包括放大器406和可控分压器408。所述放大器406的输入是从所述低通滤波器404输出的所述定时检测器信号312和来自所述分压器408的目标电压v_target。所述分压器408可以例如通过来自处理器(未示出)的控制信号来控制，以基于期望的目标定时比率(tdelay_avg_target/tsample)来设置v_target，其中tdelay_avg_target是所述两个相关触发信号之间时延的目标平均时间。这样，所述闭环系统400使用反馈控制来调整tdelay_avg以匹配tdelay_avg_target(在闭环增益精度内)。

例如，在所述系统400用于调节tcycle的情况下，所述两个触发信号可以是有关所述样本时钟脉冲的上升和用于最后比特的所述异步时钟脉冲的上升的信号，使得tdelay＝tcycle。在示出的示例中，来自所述分压器408的输出是v_target＝vcc*r1/(r1+r2)，其中可以控制电阻比以使得r1/(r1+r2)＝(tdelay_avg_target/tsample)。所述调节器电路304与所述反馈控制环路一起建立闭环系统，所述闭环系统调整vsupply电平以满足根据所述比率设定的目标平均异步转换周期时间。由于从所述调节器电路304输出的所述反馈信号314是模拟信号，所以反馈信号314可直接用于控制所述saradc100的电源电压。在其它示例中，可以例如通过将模拟反馈信号314转换到数字域来替代地使用数字反馈。所述模拟反馈信号314到数字信号的转换可以使用任何合适的方法来执行，例如使用片上缓慢的低功率专用测量adc。在某些示例中，所述反馈信号314也可以提取以供外部系统使用，例如供其它测试设备测量。

所述系统400可用于调节所述saradc100中任何相关的时延，而不一定只调节tcycle。例如，可以通过从所述saradc100探测所述适当的内部信号310使用所述示例性系统400来检测与所述内部异步时钟相关的任何延迟(例如，两个比特之间的时延，或从样本时钟到第一比特的时延)。

所述示例性系统400使用负反馈环路来将所述saradc100调节到期望的目标速度。在某些示例中，所述平均内部转换周期的测量可以连续或者不连续地执行，例如在专用时钟或其它基础上周期性地执行。这可以确保所述saradc100的速度能够保持在相当恒定的水平，在环境的任何变化(包括温度变化、外部时钟频率变化或影响内部转换速度的任何其它环境变化)的情况下保持期望的tcycle_avg/tsample比率。

图6示出了所述示例性系统400的一组示例性电压，其中所述外部采样时钟与所述最后采样的比特(bit1)之间的延迟是指所述定时检测器电路302检测到的tdelay，以便提供基于tcycle的反馈控制。如图6所示，所述延迟-脉冲宽度转换器402的输出是具有由所述采样时钟信号的上升沿触发的上升沿和由bit1信号的上升沿触发的下降沿的脉冲，使得所述脉冲的宽度等于tcycle。应当注意的是，所示bit1信号表示的不是比特值，而是比特发生事件。因此，所述延迟-脉冲宽度转换器402的输出信号具有占空比tcyc1e/tsample。所述低通滤波器404产生表示随时间取平均值的占空比的输出：vout＝vcc*(tcycle_avg/tsample)。

图7示出了所述示例性系统400的另一组示例性电压，其中所述定时检测器电路302检测的tdelay是指bit4与bit2之间的时间。在该示例中，来自所述saradc100的bit4和bit2内部信号是提供给所述定时检测器电路302的内部信号310。图7展示了所述示例性系统400可用于基于任何内部信号310为所述saradc100中的任何内部信号之间的延迟提供反馈控制，并且任何内部信号之间的延迟可用作用于所述saradc100的反馈控制和优化的度量标准。所述示例性系统400还可用于监视内部信号与外部时钟的一个边缘之间的延迟。

本文中所描述的示例提供用于自动调节saradc的内部定时的反馈控制。传统的无反馈控制功能的saradc通常展示工艺角处tcycle发生的巨大变化。仿真已发现不同工艺角约20％的tcycle变化。相反，通过本文中所描述的示例性电路和闭环系统提供的反馈控制，可以在不同的工艺角保持tcycle相对恒定(例如，小于1％的变化)。仿真已发现，此类反馈控制可以基于tcycle的测量，以及比特间延迟的测量(例如，在bit4与bit2之间)。

图8是示出用于所述saradc100的另一示例性闭环系统的示意图，包括所述反馈电路的另一示例性实现形式。所述示例性系统800与图3中示出的系统300类似，外加探测信号802。在所述示例性系统800中，向所述saradc100提供探测信号802以探测所述saradc100的内部参数。所述探测信号802用于确保来自所述saradc100的所述内部信号310展现出可检测的变化，所述变化可由所述定时检测器电路302检测作为所述saradc100的所述内部异步时钟的度量标准。例如，所述探测信号802可以插入模拟延迟以影响转换时间预算，从而影响最低有效位(leastsignificantbit，简称lsb)是否具有足够的时间收敛。

图9a至图9c是示出如何通过插入可控模拟延迟来监控所述saradc100的内部速度的示例的图。图9a示出了所述saradc100的正常操作，不含插入的模拟延迟。在该图中，假设tcycle206的长度在虚线所指示的范围内具有随样本发生的变化。在多个样本上，所述最低有效位bitl的平均值预期为0.5(假设bit1的相等可能性为1或0)。在该示例中，bit1的比特值作为输入信号提供给所述定时检测器电路302。在该示例中，所述定时检测器电路302包括数字平均电路，以计算bit1的平均值(bit1_avg)。图9b和图9c示出了在tcycle开始时插入模拟延迟902是如何后推bit1直到bit1超出tsample范围的。当bit1被推出tsample范围外时，bit1的值丢失，并且bit1的平均值降至0。

所述探测信号802设置所述模拟延迟902的持续时间。特别地，所述探测信号802可以将所述模拟延迟902设置为目标值，所述目标值指示在tcycle与tsample之间的期望的时间余量(所述时间余量也称为等待时间，并且是在期望误码率(biterrorrate，简称ber)要求下保证sar操作的时间要求)。所述定时检测器电路302以数字化方式计算bit1输出的平均值，检测bit1_avg何时降至0，并相应地输出信号。然后，所述反馈控制环路可以经由所述调节器电路304控制与adc速度相关联的一个或多个参数(例如，内部电流、延迟或电源电压等)，直到所述saradc100的速度使得tcycle长度恰好在bit1的值将丢失的边界处。这意味着达到了所述期望的等待时间。

尽管bit1的值被故意损坏，但是由于bit1是所述lsb并且仅在短时间内损坏以调整所述saradc100的等待时间，所以这种损坏可能是可接受的。所述saradc100的探测可以用于在启动或初始校准时设置所述saradc100的等待时间，或者用于以固定时间间隔或在预设数量的样本之后设置所述saradc100的等待时间。例如，所述探测信号802在启动时或在预设时间内可以处于活动状态，并且在设置了所述等待时间以及调整了所述saradc100的内部速度之后，所述探测信号可以处于非活动状态，并且所述saradc100的操作在所述探测信号802恢复到活动状态之前可以不受干扰。

在某些示例中，所述探测信号802也可用于开环电路中，例如用于检测adc等待时间(而无需进一步调整等待时间)。在此类应用中，所述探测信号802可以代替将所述模拟延迟902设置为目标值，在一系列值范围内改变所述模拟延迟902，以便找到bit1的值丢失时的延迟量。导致bit1丢失的模拟延迟902的最小量表示等待时间。该信息可用于测量adc性能。

在本文中所公开的示例中，描述了使用不同的度量标准来检测内部异步时钟的平均速度的电路和系统，以及用于控制所述异步时钟的速度的反馈电路。所述反馈电路可以确保所述saradc能够设计用于典型使用情况下的性能，而不是过度设计用于说明可能的最坏情况场景的原因。

本发明可适用于电路和光路。本文中所公开的示例性电路可以在任何合适的系统中实现，包括任何合适的网络系统、存储系统、计算系统、移动系统、数据中心、交换机或路由器。

所述反馈控制环路可以在所述saradc处于任务模式时在后台运行，而不影响所述saradc的性能。这可以使得所述saradc的背景控制能够使所述saradc适应不同的条件(例如，不断变化的温度)。所述反馈电路的示例可以在相对较小的区域内实现，使得能够在各种应用中实现。所述内部定时的检测可以具有非常精细的分辨率(例如，约几微微秒)。

在某些示例中，本文中所公开的反馈电路和控制环路可用于优化交错saradc的单个子信道的性能。例如，所述交错saradc的每个子信道可以提供有单独的反馈电路，并且每个子信道的目标期望速度可以单独控制(例如，可以仅针对性能不佳的子信道提供更高功率以加快转换)。这可以使得不同的子信道具有不同的速度，并且可以避免针对最坏情况场景过度设计所有子信道。对于具有大量交错子信道(例如，150个链路，每个链路具有32个子信道)的芯片，节能效果可能很可观。

图10是示出用于交错saradc的反馈控制的示例性闭环系统1000的示意图。为简单起见，图10中仅示出如何从所述定时检测器电路输出信息，并且未示出每个子信道的反馈环路。然而，诸如上文论述的反馈环路可以通过例如数字控制单独地应用于每个子信道。可替代地，可以省略所述反馈环路，例如在此仅需要子信道性能的测量，而不需要反馈控制。

在图10示出的示例中，所述模拟输入信号102由所述交错saradc的m个子信道1004的m个跟踪保持电路1002采样。每个子信道1004输出相应的n比特数字信号120。每个子信道1004的样本可以在相应的tsample1...m处采样。每个子通道1004设有相应的定时检测器电路302，其可以是如上所述的任何合适的定时检测器电路302。所述m定时检测器电路302生成相应的定时检测器信号312。在所示的示例中，所述m定时检测器信号312被输入到多路复用器(multiplexer，简称mux)1006。然后，选择信号1008(例如，来自处理器(未示出))可以选择所述m个定时检测器信号312中的一个以输出(例如，到用于分析的处理器，或调节器电路以提供反馈控制)。在某些示例中，可以省略所述mux1006。

所述交错saradc的每个子通道1004可以设有相应的定时检测器电路302以及设有或不设所述调节器电路(即，在闭环或开环布置中)，以获得相应的定时检测器信号312作为代表每个子信道1004的速度的度量标准。这可以使得能够检测每个单个子信道1004的速度，以用于对所述交错saradc的单个子信道1004进行表征，无论是否具有反馈控制。所述表征信息可由处理器使用，用于选择特定子信道1004以承载特定信号(例如，将具有更多比特的信号放置在更快的子信道1004上)。

在本文中所公开的反馈控制环路中，可以控制所述saradc的速度以匹配目标期望速度和/或达到目标期望等待时间。例如，可以将所述目标速度设置为接近所述外部采样时钟的速度，以保持较低的功率使用率。又如，可以设置所述目标期望等待时间以满足某些ber要求。

尽管在反馈电路的背景下进行了描述，但在某些示例中，所述定时检测器电路可用于获得所述saradc的内部定时的度量标准，而不提供反馈控制。例如，所述定时检测器电路可用于表征所述saradc，或表征交错saradc的单个子信道。

由于所述saradc内部时钟速度主要由数字内部延迟定义，因此所述saradc的内部定时的检测也可以用作用于检测制造工艺角和/或温度的度量标准。在某些情况下，由所公开的示例性反馈电路提供的反馈信号可用于优化其它电路的功率使用率，例如时钟树、时钟分频器或锁相环(phaselockloop，简称pll)，或与所述saradc相关的外部电路，例如稳压器。例如，cmos工艺角检测是可能的，其中检测到的sar速度指示所述工艺角。这可用于代替工艺角检测的环形压控振荡器(voltage-controlledoscillator，简称vco)方法。

尽管本发明描述了具有按某种顺序排列的步骤的方法和过程，但是可以适当省略或改变所述方法和过程的一个或多个步骤。一个或多个步骤可以按不同于本发明中所描述顺序的顺序执行。

尽管本发明在方法方面至少部分地进行了描述，但本领域普通技术人员将理解，本发明也针对用于执行所述方法的至少一些方面和特征的各种组件，无论是通过硬件组件、软件还是其任意组合。相应地，本发明的技术方案可通过软件产品的形式体现。合适的软件产品可以存储在预录存储设备或其它类似的非易失性或非瞬时性计算机可读介质中，例如包括dvd、cd-rom、usb闪存盘、可移动硬盘或其它存储介质。所述软件产品包括在其上可有形地存储的指令，所述使得处理设备(例如，个人计算机、服务器或网络设备)能够执行本文中所公开方法的示例。

在不脱离权利要求书的主题的情况下，本发明可以以其它特定形式来体现。所描述的示例性实施例在各方面都仅仅是示意性的，而不是限制性的。来自一个或多个上述实施例的选定特征可以进行结合以创建未明确描述的可替代实施例，适合此类组合的特征在本发明范围内得到理解。

本文中还公开了在所公开范围内的所有值和子范围。此外，尽管本文中所公开和示出的系统、设备和过程可以包括特定数量的元件/组件，但是系统、设备和组件可以进行修改以包括更多或更少的此类元件/组件。例如，尽管所公开的任何元件/组件可以引用为单数，但本文中所公开的实施例可以进行修改以包括多个此类元件/组件。本文中描述的主题意在涵盖和包含技术上的所有适当更改。