[0001]
本发明涉及到一种由专利申请号：2017104018436《现有边沿式高阻型数字鉴相器输出端优化设计案》与专利申请号：2019107091998《异质型触发器配组的高阻型数字鉴相器》中的二个边沿式高阻型鉴相器组环锁相环，形成二个锁相环输入信号在锁定时有着正交关系结构电路的设计方法，本发明所涉及的二个鉴相器输入输出信号关系严格依循于二个专利申请件中规定的工作关系。本设计的电路更适合应用在集成化电路设计的锁相环电路中。
背景技术：
[0002]
本技术中的边沿式高阻型鉴相器限定于专利申请号：2017104018436《现有边沿式高阻型数字鉴相器输出端优化设计案》与专利申请号：2019107091998《异质型触发器配组的高阻型数字鉴相器》中的二个鉴相器，如果需要对鉴相器输入信号的窄时宽化需求则应从采用专利申请号2019103695255：《适合在边沿式鉴相器组环锁相环中应用的二项信号处理技术》中的相对应技术，应用在本件中鉴相器输入输出信号关系严格依循于二个专利申请件中的规定。vco采用专利申请号：2015106462988《lf内置化高阻型数字鉴相器ic的设计案》中的vco基本内核结构电路，锁相环结构电路采用专利申请号：2015106451273《全自动锁定工作状态的高阻型数字鉴相器》中的基本内核结构电路。
技术实现要素：
[0003]
本发明的设计思想是通过对vco的输出作二分频，vco二分频输出作为锁相环的输出信号与输出信号经过时序调整后的信号作为锁相环的一个输入信号，最终实现锁相环的外部输入信号与锁相环的输出信号在锁定状态下的正交化，即采用了vco输出信号、锁相环输出信号、锁相环输入信号各自分离的概念与技术。
附图说明
[0004]
图1是专利申请号：2017104018436《现有边沿式高阻型数字鉴相器输出端优化设计案》中的鉴相器内部电路结构图。
[0005]
图2是专利申请号：2019107091998《异质型触发器配组的高阻型数字鉴相器》中的鉴相器内部电路结构图。
[0006]
图3是专利申请号：2015106451273《全自动锁定工作状态的高阻型数字鉴相器》中的锁相环内部电路结构图。
[0007]
图4是专利申请号：2015106462988《lf内置化高阻型数字鉴相器ic的设计案》中的vco锁相环内部电路结构图。
[0008]
图5是锁定状态下锁相环二个输入信号wr,wc，输出信号wout与vco输出信号wvco的工作时序图；锁相环锁定时接到鉴相器wc的锁相环外部输入信号滞后于锁相环输出信号wout一个p/2相位。
[0009]
具体实施方式本技术采用了专利申请号：2015106451292《lc谐振体的谐振频率测试与生产装置》中的三级调整vco窄带化的这一成熟解决方案，lf并不采用阻尼系数大而采用了阻尼系数小的电路形式来保证第一级的vco窄带化，通过对lf输出的大压缩比方式保证第二级的vco窄带化，对原有内嵌在74hc4046中的vco经专利申请号：2015106462988《lf内置化高阻型数字鉴相器ic的设计案》中的vco异化使用方法第三级的vco窄带化，最终实现工作锁相环中的vco动态范围限定于目标工作频率的百分之几内，提供一个具有高品质性能指标值的vco输出信号。通过调整vco外接r与c的参数值，及四级调整原有内嵌在74hc4046中vco的输入控端输入电位，以及专利申请号：2015106451273《全自动锁定工作状态的高阻型数字鉴相器》中锁相环全自动调整本技术中的vco控端电位方式，确保锁相环处在一个最佳的锁定工作点。
[0010]
通常的锁相环中的一个输入信号采用的vco输出信号这一锁相环输出信号、或者锁相环输出信号经分频后的输出信号这种方式，但是在本技术中vco输出信号经过一个2分频后形成一个锁相环输出信号，而vco输出信号不再成为锁相环中的一个独立输入信号。对锁相环输出信号经过一次分离化处理，处理方式为vco输出信号与锁相环输出信号经过一次数字乘法器的作用，目的对vco输出信号的每二个脉冲中吞掉一个脉冲，通过反相作用将上升边沿信号移位一个锁相环输出信号的1/4周期后形成一个鉴相器即锁相环的输入信号；或者采用《适合在边沿式鉴相器组环锁相环中应用的二项信号处理技术》中的信号窄时宽化处理技术，即未经反相作用后的信号与反相作用后的信号同时输入到一个与门，与门的输出即为锁相环的输入信号；达到锁相环的外部输入信号与锁相环的输出信号在锁定状态下的正交化这一设计目标。