一种时钟信号产生系统及装置的制作方法

本实用新型属于信号处理技术领域，尤其涉及一种时钟信号产生系统及装置。

背景技术：

目前，传统的彩超设备的主要处理器只有一个外部接口，缺少必要的功能接口，如usb接口、网口的连接接口或pci-e通信接口等，整个彩照设备需要不同的且多个频率的时钟信号，处理器则作为整个彩超设备的时钟源，或者需要使用多个晶振来协同处理各个功能模块的正常运行。

随着处理器的处理速度越来越高、处理数据越来越多，数据需要分成多个模块协同处理，设备需要的时钟信号数量在增加，且对各个模块之间的时钟信号的频率的要求越来越高，目前时钟信号产生系统不能满足设备需要的所有时钟信号的要求，导致彩超设备可靠性差，彩超设备不能正常运行。

技术实现要素：

有鉴于此，本申请实施例提供了一种时钟信号产生系统及装置，以解决目前时钟信号的产生系统不能满足设备的需求的问题。

第一方面，本申请实施例提供了一种时钟信号产生系统，包括：基础时钟源模块、时钟信号产生模块和配置模块；

所述时钟信号产生模块分别与所述基础时钟源模块和所述配置模块相连；

所述基础时钟源模块产生基准频率的初始时钟信号，并将所述初始时钟信号传输至所述时钟信号产生模块；所述配置模块产生配置信号，并将所述配置信号传输至所述时钟信号产生模块；所述时钟信号产生模块接收所述初始时钟信号和所述配置信号，并根据所述配置信号将所述初始时钟信号通过倍频和/或分频处理成不同频率的目标时钟信号。

在第一方面的一种可能的实现方式中，所述系统还包括：频率扩展模块；

所述频率扩展模块与所述时钟信号产生模块相连；

所述频率扩展模块接收所述目标时钟信号，并将所述目标时钟信号扩展为至少两个相同频率的扩展时钟信号。

在第一方面的一种可能的实现方式中，所述频率扩展模块包括：差分时钟缓冲芯片；

所述差分时钟缓冲芯片的通用时钟输入脚与所述时钟信号产生模块相连；所述差分时钟缓冲芯片的每组差分时钟输出脚输出一个所述扩展时钟信号，其中，所述差分时钟缓冲芯片包括至少两组差分时钟输出脚。

在第一方面的一种可能的实现方式中，所述基础时钟源模块包括时钟振荡器和电阻r1；

所述时钟振荡器的使能输入脚与所述电阻r1的第一端相连，所述电阻r1的第二端分别与外接电压和所述时钟振荡器的电压脚相连，所述时钟振荡器的高电平输出脚与所述时钟信号产生模块相连，所述时钟振荡器的低电平输出脚与所述时钟信号产生模块相连。

在第一方面的一种可能的实现方式中，所述时钟信号产生模块包括：时钟信号产生单元；

所述时钟信号产生单元接收基准频率的所述初始时钟信号和所述配置信号，并根据所述配置信号将基准频率的初始时钟信号通过倍频和/或分频处理成不同频率的目标时钟信号。

在第一方面的一种可能的实现方式中，所述时钟信号产生单元包括：时钟发生器、电阻r2、电容c1和电容c2；

所述电阻r2的第一端分别与所述基础时钟源模块和所述电容c1的第一端相连，所述电阻r2的第二端分别与所述基础时钟源模块和所述电容c2的第一端相连，所述电容c1的第二端与所述时钟发生器的第一参考输入脚相连，所述电容c2的第二端与所述时钟发生器的第二参考输入脚相连，所述时钟发生器的数据输入脚和时钟输入脚分别与所述配置模块相连，所述时钟发生器的每组时钟输出脚输出一个所述目标时钟信号，其中，所述时钟发生器包括至少一组时钟输出脚。

在第一方面的一种可能的实现方式中，所述配置模块包括：控制单元；

所述控制单元与所述时钟信号产生模块相连；

所述控制单元用于产生所述配置信号，并将所述配置信号传输至所述时钟信号产生模块。

在第一方面的一种可能的实现方式中，所述控制单元包括微控制器、电阻r3和电阻r4；

所述电阻r3的第一端与所述时钟信号产生模块相连，所述电阻r3的第二端与所述微控制器的第一i/o接口脚相连，所述电阻r4的第二端与所述微控制器的第二i/o接口脚相连。

第二方面，本申请实施例提供了一种时钟信号产生装置，包括上述时钟信号产生系统。

采用上述技术方案所产生的有益效果在于：本申请中基础时钟源模块产生基准频率的初始时钟信号，配置模块产生配置信号，时钟信号产生模块接收初始时钟信号和配置信号，并根据所述配置信号将初始时钟信号通过倍频和/或分频处理成不同频率的目标时钟信号；本申请通过基础时钟源模块产生一个初始时钟信号，再通过时钟信号产生模块将初始时钟信号倍频和/或分频成不同频率的目标时钟信号，满足不同设备对不同频率的时钟信号的要求，提高了设备的可靠性。

附图说明

为了更清楚地说明本实用新型实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本申请实施例提供的时钟信号产生系统的结构示意图；

图2是本申请实施例提供的图1中频率扩展模块的结构示意图；

图3是本申请实施例提供的图1中基础时钟源模块的结构示意图；

图4是本申请实施例提供的图1中配置模块的结构示意图；

图5是本申请实施例提供的图1中时钟信号产生模块的结构示意图。

具体实施方式

以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本申请实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本申请。在其它情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本申请的描述。

应当理解，当在本申请说明书和所附权利要求书中使用时，术语“包括”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。

还应当理解，在本申请说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。

如在本申请说明书和所附权利要求书中所使用的那样，术语“如果”可以依据上下文被解释为“当...时”或“一旦”或“响应于确定”或“响应于检测到”。类似地，短语“如果确定”或“如果检测到[所描述条件或事件]”可以依据上下文被解释为意指“一旦确定”或“响应于确定”或“一旦检测到[所描述条件或事件]”或“响应于检测到[所描述条件或事件]”。

另外，在本申请说明书和所附权利要求书的描述中，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

在本申请说明书中描述的参考“一个实施例”或“一些实施例”等意味着在本申请的一个或多个实施例中包括结合该实施例描述的特定特征、结构或特点。由此，在本说明书中的不同之处出现的语句“在一个实施例中”、“在一些实施例中”、“在其他一些实施例中”、“在另外一些实施例中”等不是必然都参考相同的实施例，而是意味着“一个或多个但不是所有的实施例”，除非是以其他方式另外特别强调。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。

为了说明本实用新型所述的技术方案，下面通过具体实施例来进行说明。

图1示出了本实用新型实施例一提供的时钟信号产生系统，包括：基础时钟源模块110、时钟信号产生模块120和配置模块130；

所述时钟信号产生模块120分别与所述基础时钟源模块110和所述配置模块130相连；

所述基础时钟源模块110产生基准频率的初始时钟信号，并将所述初始时钟信号传输至所述时钟信号产生模块120；所述配置模块130产生配置信号，并将所述配置信号传输至所述时钟信号产生模块120；所述时钟信号产生模块120接收所述初始时钟信号和所述配置信号，并根据所述配置信号将基准频率的所述初始时钟信号通过倍频和/或分频处理成不同频率的目标时钟信号。

具体的，基础时钟源模块110可以包括一个高精度的有源时钟芯片，基础时钟源模块110加上电压后即可产生基础的初始时钟信号。时钟信号产生模块120中专用的倍频和分频电路实现各个设备或模块所需的各种频率的时钟信号，不需要复杂的程序控制来进行倍频和分频。

本实用新型实施例，通过基础时钟源模块110产生基准频率的初始时钟信号，并通过时钟信号产生模块120产生各个频率的时钟信号，减少了晶振的使用数量，满足了各个模块或设备对时钟信号的使用需求，提高了模块或设备间的通信的可靠性。

如图1所示，在一种可能的实现方式中，上述系统还包括：频率扩展模块140；

所述频率扩展模块140与所述时钟信号产生模块120相连；

所述频率扩展模块140接收所述目标时钟信号，并将所述目标时钟信号扩展为至少两个相同频率的扩展时钟信号。

在本实施例中，因为时钟信号产生模块120输出的频率数量有限，如果模块较多或者设备较多时，可以将分频之后的目标时钟信号扩展为同一频率的扩展时钟信号，时钟信号的扩展可以保证整个系统的稳定性，还能为较多的需要相同频率时钟信号的设备提供时钟信号，保证了相同频率时钟信号的稳定性和一致性。

如图2所示，在一种可能的实现方式中，所述频率扩展模块140包括：差分时钟缓冲芯片；

所述差分时钟缓冲芯片的通用时钟输入脚与所述时钟信号产生模块120相连；所述差分时钟缓冲芯片的每组差分时钟输出脚输出一个所述扩展时钟信号，其中，所述差分时钟缓冲芯片包括至少两组差分时钟输出脚。

具体的，差分时钟缓冲芯片可以提供至少两个相同频率的时钟信号。一组差分时钟输出脚包括两个输出脚。差分时钟缓冲芯片可以为lmk00308sqe型号的芯片，lmk00308sqe芯片可以将一路频率的时钟信号扩展为8路相同频率的时钟信号。

lmk00308sqe芯片的clkin0脚和clkin0*脚分别与时钟信号产生模块120相连，clkin0脚和clkin0*脚为一组通用时钟输入脚，用于将目标时钟信号传输至lmk00308sqe芯片，经过lmk00308sqe芯片的处理后输出8相同频率的扩展时钟信号。

lmk00308sqe芯片的clkouta0脚分别与电阻r21的第一端和电容c37的第一端相连，lmk00308sqe芯片的clkouta0*脚分别与电阻r21的第二端和电容c38的第一端相连，电容c37的第二端和电容c38的第二端共同输出一个扩展时钟信号，clkouta0脚和clkouta0*脚为一组差分时钟输出脚。

lmk00308sqe芯片的clkouta1脚分别与电阻r22的第一端和电容c39的第一端相连，lmk00308sqe芯片的clkouta1*脚分别与电阻r22的第二端和电容c40的第一端相连，电容c39的第二端和电容c40的第二端共同输出一个扩展时钟信号，clkouta1脚和clkouta1*脚为一组差分时钟输出脚。

lmk00308sqe芯片的clkouta2脚分别与电阻r23的第一端和电容c41的第一端相连，lmk00308sqe芯片的clkouta2*脚分别与电阻r23的第二端和电容c42的第一端相连，电容c41的第二端和电容c42的第二端共同输出一个扩展时钟信号，clkouta2脚和clkouta2*脚为一组差分时钟输出脚。

lmk00308sqe芯片的clkouta3脚分别与电阻r24的第一端和电容c43的第一端相连，lmk00308sqe芯片的clkouta3*脚分别与电阻r24的第二端和电容c44的第一端相连，电容c43的第二端和电容c44的第二端共同输出一个扩展时钟信号，clkouta3脚和clkouta3*脚为一组差分时钟输出脚。

lmk00308sqe芯片的clkoutb0脚分别与电阻r25的第一端和电容c45的第一端相连，lmk00308sqe芯片的clkoutb0*脚分别与电阻r25的第二端和电容c46的第一端相连，电容c45的第二端和电容c46的第二端共同输出一个扩展时钟信号，clkoutb0脚和clkoutb0*脚为一组差分时钟输出脚。

lmk00308sqe芯片的clkoutb1脚分别与电阻r26的第一端和电容c47的第一端相连，lmk00308sqe芯片的clkoutb1*脚分别与电阻r26的第二端和电容c48的第一端相连，电容c47的第二端和电容c48的第二端共同输出一个扩展时钟信号，clkoutb1脚和clkoutb1*脚为一组差分时钟输出脚。

lmk00308sqe芯片的clkoutb2脚分别与电阻r27的第一端和电容c49的第一端相连，lmk00308sqe芯片的clkoutb2*脚分别与电阻r27的第二端和电容c50的第一端相连，电容c49的第二端和电容c50的第二端共同输出一个扩展时钟信号，clkoutb2脚和clkoutb2*脚为一组差分时钟输出脚。

lmk00308sqe芯片的clkoutb3脚分别与电阻r28的第一端和电容c51的第一端相连，lmk00308sqe芯片的clkoutb3*脚分别与电阻r28的第二端和电容c52的第一端相连，电容c51的第二端和电容c52的第二端共同输出一个扩展时钟信号，clkoutb3脚和clkoutb3*脚为一组差分时钟输出脚。

如图3所示，在一种可能的实现方式中，所述基础时钟源模块110包括时钟振荡器和电阻r1；

所述时钟振荡器的使能输入脚与所述电阻r1的第一端相连，所述电阻r1的第二端分别与外接电压和所述时钟振荡器的电压脚相连，所述时钟振荡器的高电平输出脚与所述时钟信号产生模块相连，所述时钟振荡器的低电平输出脚与所述时钟信号产生模块相连。

在本实施例中，时钟振荡器用于产生初始时钟信号，时钟振荡器可以为sit9102型号的芯片，sit9102芯片具有输出频率的抖动低且稳定的特点，sit9102芯片的输出信号的频率可以作为时钟信号产生模块的输入信号的基础频率。sit9102芯片的out-脚和out+脚为信号输出脚，输出初始时钟信号；sit9102芯片的oe脚与电阻r1的第一端相连，电阻r1的第二端分别与sit9102芯片的vcc脚和外接电压相连。

如图4所示，在一种可能的实现方式中，所述配置模块130包括：控制单元131；

所述控制单元131与所述时钟信号产生模块120相连；

所述控制单元131用于产生所述配置信号，并将所述配置信号传输至所述时钟信号产生模块120。

在本实施例中，控制单元131是根据设备或模块需要的时钟信号的频率生成的配置信号。

如图4所示，在一种可能的实现方式中，所述控制单元131包括微控制器、电阻r3和电阻r4；

所述电阻r3的第一端与所述时钟信号产生模块120相连，所述电阻r3的第二端与所述微控制器的第一i/o接口脚相连，所述电阻r4的第二端与所述微控制器的第二i/o接口脚相连。

在本实施例中，微控制器是通过i²c与时钟信号产生模块通信的。

具体的，微控制器可以为stm32f103型号的芯片，stm32f103芯片的pd2/uart5_rx脚与电阻r3的第二端相连，stm32f103芯片的pc12/uart5_tx脚与电阻r4的第二端相连。

如图5所示，在一种可能的实现方式中，所述时钟信号产生模块120包括：时钟信号产生单元121；

所述时钟信号产生单元121接收基准频率的初始时钟信号和所述配置信号，并根据所述配置信号将所述初始时钟信号通过倍频和/或分频处理成不同频率的目标时钟信号。

如图5所示，在一种可能的实现方式中，所述时钟信号产生单元121包括：时钟发生器、电阻r2、电容c1和电容c2；

所述电阻r2的第一端分别与所述基础时钟源模块110和所述电容c1的第一端相连，所述电阻r2的第二端分别与所述基础时钟源模块110和所述电容c2的第一端相连，所述电容c1的第二端与所述时钟发生器的第一参考输入脚相连，所述电容c2的第二端与所述时钟发生器的第二参考输入脚相连，所述时钟发生器的数据输入脚和时钟输入脚分别与所述配置模块140相连，所述时钟发生器的每组时钟输出脚输出一个所述目标时钟信号，其中，所述时钟发生器包括至少一组时钟输出脚。

在本实施例中，时钟发生器可以是lmk04803bisqe型号的芯片，lmk04803bisqe芯片的oscin与电容c1的第二端相连；lmk04803bisqe芯片的oscin*与电容c2的第二端相连。

lmk04803bisqe芯片的datawire脚与stm32f103芯片的pd2/uart5_rx脚相连；lmk04803bisqe芯片的clkuwire脚与stm32f103芯片的pc12/uart5_tx脚相连。

lmk04803bisqe芯片的clkout10脚与电容c23的第一端相连，电容c23的第二端分别与电阻r15的第一端和lmk00308sqe芯片的clkin0脚相连。

lmk04803bisqe芯片的clkout10*脚与电容c24的第一端相连，电容c24的第二端分别与电阻r15的第二端和lmk00308sqe芯片的clkin0*脚相连。

lmk04803bisqe芯片的clkout0脚与电容c3的第一端相连，lmk04803bisqe芯片的clkout0*脚与电容c4的第一端相连，电容c3的第二端与电阻r5的第一端相连，电容c4的第二端与电阻r5的第二端相连，clkout0脚和clkout0*脚为一组时钟输出脚，电容c3的第二端和电容c4的第二端输出一个目标时钟信号。

lmk04803bisqe芯片的clkout1脚与电容c5的第一端相连，lmk04803bisqe芯片的clkout1*脚与电容c6的第一端相连，电容c5的第二端与电阻r6的第一端相连，电容c6的第二端与电阻r6的第二端相连，clkout1脚和clkout1*脚为一组时钟输出脚，电容c5的第二端和电容c6的第二端输出一个目标时钟信号。

lmk04803bisqe芯片的clkout2脚与电容c7的第一端相连，lmk04803bisqe芯片的clkout2*脚与电容c8的第一端相连，电容c7的第二端与电阻r7的第一端相连，电容c8的第二端与电阻r7的第二端相连，clkout2脚和clkout2*脚为一组时钟输出脚，电容c7的第二端和电容c8的第二端输出一个目标时钟信号。

lmk04803bisqe芯片的clkout3脚与电容c9的第一端相连，lmk04803bisqe芯片的clkout3*脚与电容c10的第一端相连，电容c9的第二端与电阻r8的第一端相连，电容c10的第二端与电阻r8的第二端相连，clkout3脚和clkout3*脚为一组时钟输出脚，电容c9的第二端和电容c10的第二端输出一个目标时钟信号。

lmk04803bisqe芯片的clkout4脚与电容c11的第一端相连，lmk04803bisqe芯片的clkout4*脚与电容c12的第一端相连，电容c11的第二端与电阻r9的第一端相连，电容c12的第二端与电阻r9的第二端相连，clkout4脚和clkout4*脚为一组时钟输出脚，电容c11的第二端和电容c12的第二端输出一个目标时钟信号。

lmk04803bisqe芯片的clkout5脚与电容c13的第一端相连，lmk04803bisqe芯片的clkout5*脚与电容c14的第一端相连，电容c13的第二端与电阻r10的第一端相连，电容c14的第二端与电阻r10的第二端相连。

lmk04803bisqe芯片的clkout6脚与电容c15的第一端相连，lmk04803bisqe芯片的clkout6*脚与电容c16的第一端相连，电容c15的第二端与电阻r11的第一端相连，电容c16的第二端与电阻r11的第二端相连，clkout6脚和clkout6*脚为一组时钟输出脚，电容c15的第二端和电容c16的第二端输出一个目标时钟信号。

lmk04803bisqe芯片的clkout7脚与电容c17的第一端相连，lmk04803bisqe芯片的clkout7*脚与电容c18的第一端相连，电容c17的第二端与电阻r12的第一端相连，电容c18的第二端与电阻r12的第二端相连。

lmk04803bisqe芯片的clkout8脚与电容c19的第一端相连，lmk04803bisqe芯片的clkout8*脚与电容c20的第一端相连，电容c19的第二端与电阻r13的第一端相连，电容c20的第二端与电阻r13的第二端相连，clkout8脚和clkout8*脚为一组时钟输出脚，电容c19的第二端和电容c20的第二端输出一个目标时钟信号。

lmk04803bisqe芯片的clkout9脚与电容c21的第一端相连，lmk04803bisqe芯片的clkout9*脚与电容c22的第一端相连，电容c21的第二端与电阻r14的第一端相连，电容c22的第二端与电阻r14的第二端相连，clkout9脚和clkout9*脚为一组时钟输出脚，电容c21的第二端和电容c22的第二端输出一个目标时钟信号。

lmk04803bisqe芯片的clkout10脚与电容c23的第一端相连，lmk04803bisqe芯片的clkout10*脚与电容c24的第一端相连，电容c23的第二端与电阻r15的第一端相连，电容c24的第二端与电阻r15的第二端相连。

lmk04803bisqe芯片的clkout11脚与电容c25的第一端相连，lmk04803bisqe芯片的clkout11*脚与电容c26的第一端相连，电容c25的第二端与电阻r16的第一端相连，电容c26的第二端与电阻r16的第二端相连，clkout11脚和clkout11*脚为一组时钟输出脚，电容c25的第二端和电容c26的第二端输出一个目标时钟信号。

lmk04803bisqe芯片的oscout0脚与电容c27的第一端相连，lmk04803bisqe芯片的oscout0*脚与电容c28的第一端相连，电容c27的第二端与电阻r17的第一端相连，电容c28的第二端与电阻r17的第二端相连。

lmk04803bisqe芯片的oscout1脚与电容c29的第一端相连，lmk04803bisqe芯片的oscout1*脚与电容c30的第一端相连，电容c29的第二端与电阻r18的第一端相连，电容c30的第二端与电阻r18的第二端相连。

lmk04803bisqe芯片的cpout1脚分别与电容c33的第一端和电容c34的第一端相连，电容c33的第二端分别与电容c34的第二端和电阻r19的第一端相连，电阻r19的第二端接地。

lmk04803bisqe芯片的cpout2脚分别与电容c35的第一端和电容c36的第一端相连，电容c35的第二端分别与电容c36的第二端和电阻r20的第一端相连，电阻r20的第二端接地。

本申请第二方面提供一种时钟信号产生装置，包括上述时钟信号产生系统，且具有上述时钟信号产生系统所具有的所有有益效果。

以上所述实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的精神和范围，均应包含在本实用新型的保护范围之内。