一种频率综合器的制作方法

本实用新型涉及频率综合器技术领域，具体涉及一种频率综合器。

背景技术：

频率综合器是决定电子系统性能的关键设备，随着通信、数字电视、卫星定位、航空航天、雷达和电子对抗等技术的发展，对频率合成器提出了越来越高的要求。从20世纪30年代首次提出频率合成的概念以来，已取得了迅速的发展，逐渐形成了直接频率合成技术、锁相频率合成技术、直接数字式频率合成技术三种基本频率合成方法。直接频率合成技术原理简单，易于实现，频率转换时间短，但是频率范围受限，且输出频谱质量差。锁相频率合成技术(pll)具有输出频带宽、工作频率高、频谱质量好的优点，但是频率分辨率和频率转换速度却很低。直接式数字频率合成技术(dds)的频率分辨率高、频率转换时间快、频率稳定度高、相位噪声低，但目前尚不能做到宽带，频谱纯度也不如pll。

近来,人们发展出多种方式组合的混合频率合成技术,综合利用3种基本合成方法的优点,进一步提高了器件性能。dds与pll的组合应用最为广泛,很好地解决了频率分辨率和转换速度的矛盾。x波段是指频率在8-12ghz的无线电波波段，现有的x波段扫频频综，普遍使用能直接生成x波段信号的集成芯片，用于导航雷达时成本较高；或者采用较为复杂的系统搭建组成，成本也相对较高。

公开号为cn210109311u的中国实用新型专利提供了用于导航雷达的x波段扫频频综，然而其电路系统组成任然较为复杂，成本较高。

技术实现要素：

针对上述问题，本实用新型提供了一种频率综合器，其组成简单，成本也较低。

其技术方案是这样的：一种频率综合器，其特征在于，包括相连接的驱动模块、dds模块、pll模块、放大滤波模块，

所述驱动模块提供外部参考输入信号，控制所述dds模块输出扫频信号，所述dds模块输出的扫频信号输入给所述pll模块作为所述dds模块的外部参考输入信号，所述pll模块根据输入的外部参考输入信号输出扫频信号，所述pll模块输出的扫频信号输入所述放大滤波模块，经过所述放大滤波模块放大过滤，输出x波段的扫频信号。

进一步的，所述pll模块根据输入的外部参考输入信号输出扫频信号，输出中心频率为2.337ghz、扫频周期为20mhz的扫频信号。

进一步的，所述放大滤波模块输出中心频率为9.35ghz、扫频周期为80mhz的x波段的扫频信号

进一步的，所述放大滤波模块放大输入的扫频信号中的四次谐波信号，并过滤输入的扫频信号中的其他信号。

进一步的，所述驱动模块包括25mhz的晶振y1，所述晶振y1的2端口接地，所述晶振y1的4端口连接3.3v电压fpga-3v3并在连接电容c1后接地；所述晶振y1的3端口在连接电容c2后连接到控制器u1的12端口，控制器u1采用altera的epm570t100芯片，控制器u1的9、31、45、59、80、94、13、39、88、63端口分别连接到3.3v电压fpga-3v3，控制器u1的10、32、46、60、79、93、11、37、65、90端口接地；

控制器u1的67端口连接到dds模块的频率合成器u2的71端口，频率合成器u2的型号为ad9910，控制器u1的68端口连接到频率合成器u2的70端口，控制器u1的69端口连接到频率合成器u2的69端口，控制器u1的70端口连接到频率合成器u2的67端口，控制器u1的71端口连接到频率合成器u2的63端口，控制器u1的72端口连接到频率合成器u2的62端口，控制器u1的73端口连接到频率合成器u2的61端口，控制器u1的64端口连接到频率合成器u2的60端口，控制器u1的75端口连接到频率合成器u2的59端口，控制器u1的76端口连接到频率合成器u2的19端口。

进一步的，所述dds模块包括25mhz的晶振y2，所述晶振y2的2端口接地，所述晶振y2的4端口连接3.3v电压fpga-3v3并在连接电容c16后接地；所述晶振y1的3端口在连接电容c17连接电感l7、电感l8后连接到dds模块的频率合成器u2的90端口，这里是将dds模块的时钟信号输入到频率合成器u2的90端口，电感l7的两端并联接有电容c94，电感l8的两端并联接有电容c95，并联的电感l7、电容c94的一端分别在连接电容c91后接地，并联的电感l7、电容c94和并联的电感l8、电容c95之间分别在连接电容c92后接地，并联的电感l8、电容c95的一端分别在连接电容c93后接地；

所述频率合成器u2的49端口连接电阻r7后连接到3.3v电源ad-dvdd-3v3，频率合成器u2的50端口接地，所述频率合成器u2的17、23、57、64端口连接到1.8v电压ad-dvdd-1v8，所述频率合成器u2的3、6端口连接到1.8v电压ad-avdd-1v8，所述频率合成器u2的30、47、89、92端口连接到1.8v电压ad-dvdd-1v8，频率合成器u2的89、92、75、76、77、83、11、15、21、28、45、56、66端口连接到3.3v电源ad-dvdd-3v3，频率合成器u2的2端口连接电阻r8、电容c15后连接到1.8v电压ad-dvdd-1v8，电阻r8、电容c15的两端还并联有电容c14；

所述频率合成器u2的51、46、29、65、58、22、16、13、73、5、96、4、88、85、82、79、78端口接地，所述频率合成器u2的84端口连接电阻r5后接地，所述频率合成器u2的95、101、54、53、52端口接地，所述频率合成器u2的84端口连接电容c13后接地，频率合成器u2的81端口在连接电感l1、电感l2、电感l3后连接输出端if，电感l1的两端并联有电容c38，电感l2的两端并联有电容c39，电感l3的两端并联有电容c40，并联的电感l1、电容c38的一端分别在连接电容c41后接地，并联的电感l1、电容c38和并联的电感l2、电容c39之间分别在连接电容c42后接地，并联的电感l2、电容c38和并联的电感l4、电容c40之间分别在连接电容c43后接地，并联的电感l3、电容c40的一端分别在连接电容c44后接地。

进一步的，所述频率合成器u2的输出端if还连接到pll模块的锁相芯片u8的29端口，锁相芯片u8的型号为adf4351，锁相芯片u8的1端口连接电阻r17后连接到驱动模块的控制u1的100端口，锁相芯片u8的2端口连接电阻r18后连接到驱动模块的控制u1的99端口，锁相芯片u8的3端口连接电阻r19后连接到驱动模块的控制u1的98端口，锁相芯片u8的4端口连接电阻r20后连接到驱动模块的控制u1的97端口，锁相芯片u8的7端口连接电阻r23后连接到锁相芯片u8的20端口，锁相芯片u8的7端口连接电容c79后接地，锁相芯片u8的7端口连接电容c78、电阻r24后接地，锁相芯片u8的7端口连接电阻r23后连接电容c77再接地，锁相芯片u8的5端口连接到电容c78、电阻r24之间，所述锁相芯片u8的6、10端口连接3.3v电压adf-dvdd-3v3，所述锁相芯片u8的8、9、11端口接地，所述锁相芯片u8的12端口连接电容c81后连接到放大滤波模块的输入端in，所述锁相芯片u8的12端口还在连接电感l4后连接3.3v电压adf-dvdd-3v3，所述锁相芯片u8的12端口还在连接电容c83后接地且在连接电容c82后接地，所述锁相芯片u8的16、17端口分别连接3.3v电压adf-dvdd-3v3，所述锁相芯片u8的16、17端口还分别连接电容c80接地，所述锁相芯片u8的18端口接地，所述锁相芯片u8的19端口连接并联连接电容c75、c76后接地，所述锁相芯片u8的21端口接地，所述锁相芯片u8的22端口连接电阻r20后接地，所述锁相芯片u8的23端口连接并联的电容c73和电容c74后接地，所述锁相芯片u8的24端口连接并联的电容c71和电容c72后接地，所述锁相芯片u8的25端口连接发光二极管d6后接地，所述锁相芯片u8的26、28、32端口连接3.3v电压adf-dvdd-3v3，所述锁相芯片u8的27、31、33端口接地。

进一步的，所述放大滤波模块包括与输入端in相连接的电容c106，电容c106连接到放大器u9的1端口，放大器u9的2、4端口接地，放大器u9的3端口连接电容c107后连接到带通滤波器的1端口，带通滤波器的中心频率为9.35g，带宽为100mhz，带通滤波器的2端口连接电容c110连接到放大器u10的1端口，放大器u10的2、4端口接地，放大器u10的3端口连接电容c111、电阻r30、电容c114后连接到放大器u11的1端口，5v电压vcc-5v连接电阻r25后连接到放大器u9的3端口和电容c107之间，5v电压vcc-5v和电阻r25之间还在连接电容c109后接地以及在连接电容c108后接地，5v电压vcc-5v连接电阻r26后连接到放大器u10的3端口和电容c111之间，5v电压vcc-5v和电阻r25之间还在连接电容c113后接地以及在连接电容c112后接地，5v电压vcc-5v连接电阻r27后连接到放大器u11的3端口和电容c115之间，5v电压vcc-5v和电阻r27之间还在连接电容c117后接地以及在连接电容c116后接地，放大器u11的2、4端口接地，放大器u11的3端口连接到所述放大滤波模块的输出端out，所述放大滤波模块的输出端out输出中心频率为9.35ghz，扫频周期为80mhz的x波段频综。

本实用新型的频率综合器，其通过驱动模块提供外部参考输入信号给dds模块并控制dds模块输出扫频信号，dds模块输出的扫频信号输入给pll模块作为dds模块的外部参考输入信号，pll模块根据输入的外部参考输入信号输出中心频率为2.337ghz、扫频周期为20mhz的扫频信号，pll模块输出的扫频信号输入放大滤波模块，经过放大滤波模块放大过滤，放大滤波模块放大输入的扫频信号中的四次谐波信号，并过滤输入的扫频信号中的其他信号，输出中心频率为9.35ghz、扫频周期为80mhz的x波段扫频信号，其具有组成简单，成本低的优点，其通过采用单片的pll芯片替代鉴相器、压控振荡器、混频器组成的射频环路，其电路简单，结构体积减小，成本降低，且方便调试。

附图说明

图1为本实用新型的频率综合器的组成框图；

图2为驱动模块的第一部分的电路图；

图3为驱动模块的第二部分的电路图；

图4为dds模块的第一部分的电路图；

图5为dds模块的第二部分的电路图；

图6为dds模块的第三部分的电路图；

图7为dds模块的第四部分的电路图；

图8为pll模块的电路图；

图9为放大滤波模块的电路图。

具体实施方式

见图1，本实用新型的一种频率综合器，包括相连接的驱动模块1、dds模块2、pll模块3、放大滤波模块4，

驱动模块1提供外部参考输入信号，控制dds模块2输出扫频信号，dds模块2输出的扫频信号输入给pll模块3作为dds模块2的外部参考输入信号，pll模块3根据输入的外部参考输入信号，输出中心频率为2.337ghz、扫频周期为20mhz的扫频信号，pll模块3输出的扫频信号输入放大滤波模块4，放大滤波模块4放大输入的扫频信号中的四次谐波信号，并过滤输入的扫频信号中的其他信号，经过放大滤波模块4放大过滤，输出中心频率为9.35ghz、扫频周期为80mhz的x波段的扫频信号

具体的，驱动模块1包括25mhz的晶振y1，晶振y1的2端口接地，晶振y1的4端口连接3.3v电压fpga-3v3并在连接电容c1后接地；晶振y1的3端口在连接电容c2后连接到控制器u1的12端口，控制器u1采用altera的epm570t100芯片，控制器u1的9、31、45、59、80、94、13、39、88、63端口分别连接到3.3v电压fpga-3v3，控制器u1的10、32、46、60、79、93、11、37、65、90端口接地；

控制器u1的67端口连接到dds模块2的频率合成器u2的71端口，频率合成器u2的型号为ad9910，控制器u1的68端口连接到频率合成器u2的70端口，控制器u1的69端口连接到频率合成器u2的69端口，控制器u1的70端口连接到频率合成器u2的67端口，控制器u1的71端口连接到频率合成器u2的63端口，控制器u1的72端口连接到频率合成器u2的62端口，控制器u1的73端口连接到频率合成器u2的61端口，控制器u1的64端口连接到频率合成器u2的60端口，控制器u1的75端口连接到频率合成器u2的59端口，控制器u1的76端口连接到频率合成器u2的19端口。

具体的，dds模块2包括25mhz的晶振y2，晶振y2的2端口接地，晶振y2的4端口连接3.3v电压fpga-3v3并在连接电容c16后接地；晶振y1的3端口在连接电容c17连接电感l7、电感l8后连接到dds模块2的频率合成器u2的90端口，电感l7的两端并联接有电容c94，电感l8的两端并联接有电容c95，并联的电感l7、电容c94的一端分别在连接电容c91后接地，并联的电感l7、电容c94和并联的电感l8、电容c95之间分别在连接电容c92后接地，并联的电感l8、电容c95的一端分别在连接电容c93后接地；

频率合成器u2的49端口连接电阻r7后连接到3.3v电源ad-dvdd-3v3，频率合成器u2的50端口接地，频率合成器u2的17、23、57、64端口连接到1.8v电压ad-dvdd-1v8，频率合成器u2的3、6端口连接到1.8v电压ad-avdd-1v8，频率合成器u2的30、47、89、92端口连接到1.8v电压ad-dvdd-1v8，频率合成器u2的89、92、75、76、77、83、11、15、21、28、45、56、66端口连接到3.3v电源ad-dvdd-3v3，频率合成器u2的2端口连接电阻r8、电容c15后连接到1.8v电压ad-dvdd-1v8，电阻r8、电容c15的两端还并联有电容c14；

频率合成器u2的51、46、29、65、58、22、16、13、73、5、96、4、88、85、82、79、78端口接地，频率合成器u2的84端口连接电阻r5后接地，频率合成器u2的95、101、54、53、52端口接地，频率合成器u2的84端口连接电容c13后接地，频率合成器u2的81端口在连接电感l1、电感l2、电感l3后连接输出端if，电感l1的两端并联有电容c38，电感l2的两端并联有电容c39，电感l3的两端并联有电容c40，并联的电感l1、电容c38的一端分别在连接电容c41后接地，并联的电感l1、电容c38和并联的电感l2、电容c39之间分别在连接电容c42后接地，并联的电感l2、电容c38和并联的电感l4、电容c40之间分别在连接电容c43后接地，并联的电感l3、电容c40的一端分别在连接电容c44后接地，这部分电路是对dds模块的输出的滤波电路，滤掉高频分量。

具体的，频率合成器u2的输出端if还连接到pll模块3的锁相芯片u8的29端口，锁相芯片u8的型号为adf4351，锁相芯片u8的1端口连接电阻r17后连接到驱动模块1的控制u1的100端口，锁相芯片u8的2端口连接电阻r18后连接到驱动模块1的控制u1的99端口，锁相芯片u8的3端口连接电阻r19后连接到驱动模块1的控制u1的98端口，锁相芯片u8的4端口连接电阻r20后连接到驱动模块1的控制u1的97端口，锁相芯片u8的7端口连接电阻r23后连接到锁相芯片u8的20端口，锁相芯片u8的7端口连接电容c79后接地，锁相芯片u8的7端口连接电容c78、电阻r24后接地，锁相芯片u8的7端口连接电阻r23后连接电容c77再接地，锁相芯片u8的5端口连接到电容c78、电阻r24之间，锁相芯片u8的6、10端口连接3.3v电压adf-dvdd-3v3，锁相芯片u8的8、9、11端口接地，锁相芯片u8的12端口连接电容c81后连接到放大滤波模块4的输入端in，锁相芯片u8的12端口还在连接电感l4后连接3.3v电压adf-dvdd-3v3，锁相芯片u8的12端口还在连接电容c83后接地且在连接电容c82后接地，锁相芯片u8的16、17端口分别连接3.3v电压adf-dvdd-3v3，锁相芯片u8的16、17端口还分别连接电容c80接地，锁相芯片u8的18端口接地，锁相芯片u8的19端口连接并联连接电容c75、c76后接地，锁相芯片u8的21端口接地，锁相芯片u8的22端口连接电阻r20后接地，锁相芯片u8的23端口连接并联的电容c73和电容c74后接地，锁相芯片u8的24端口连接并联的电容c71和电容c72后接地，锁相芯片u8的25端口连接发光二极管d6后接地，锁相芯片u8的26、28、32端口连接3.3v电压adf-dvdd-3v3，锁相芯片u8的27、31、33端口接地。

具体在本实施例中，放大滤波模块4包括与输入端in相连接的电容c106，电容c106连接到放大器u9的1端口，放大器u9的2、4端口接地，放大器u9的3端口连接电容c107后连接到带通滤波器的1端口，带通滤波器的中心频率为9.35g，带宽为100mhz，带通滤波器的2端口连接电容c110连接到放大器u10的1端口，放大器u10的2、4端口接地，放大器u10的3端口连接电容c111、电阻r30、电容c114后连接到放大器u11的1端口，5v电压vcc-5v连接电阻r25后连接到放大器u9的3端口和电容c107之间，5v电压vcc-5v和电阻r25之间还在连接电容c109后接地以及在连接电容c108后接地，5v电压vcc-5v连接电阻r26后连接到放大器u10的3端口和电容c111之间，5v电压vcc-5v和电阻r25之间还在连接电容c113后接地以及在连接电容c112后接地，5v电压vcc-5v连接电阻r27后连接到放大器u11的3端口和电容c115之间，5v电压vcc-5v和电阻r27之间还在连接电容c117后接地以及在连接电容c116后接地，放大器u11的2、4端口接地，放大器u11的3端口连接到放大滤波模块4的输出端out，放大滤波模块4的输出端out输出中心频率为9.35ghz，扫频周期为80mhz的x波段频综，其通过采用单片的pll芯片替代鉴相器、压控振荡器、混频器组成的射频环路，其电路简单，结构体积减小，成本降低，且方便调试。

本实用新型的频率综合器，其通过驱动模块1提供外部参考输入信号给dds模块2并控制dds模块2输出扫频信号，dds模块2输出的扫频信号输入给pll模块3作为dds模块2的外部参考输入信号，pll模块3根据输入的外部参考输入信号输出中心频率为2.337ghz、扫频周期为20mhz的扫频信号，pll模块3输出的扫频信号输入放大滤波模块4，经过放大滤波模块4放大过滤，放大滤波模块4放大输入的扫频信号中的四次谐波信号，并过滤输入的扫频信号中的其他信号，输出中心频率为9.35ghz、扫频周期为80mhz的x波段扫频信号，其具有组成简单，成本低的优点。